| 基于选择进位32位加法器的硬件电路实现 |
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| 引用本文： | 高建卫. 基于选择进位32位加法器的硬件电路实现[J]. 电子设计工程, 2013, 21(17): 144-146 |
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| 作者姓名： | 高建卫 |
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| 作者单位： | 北京外企德科人力资源服务上海有限公司 上海200335 |
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| 摘 要： | 为了缩短加法电路运行时间,提高FPGA运行效率,利用选择进位算法和差额分组算法用硬件电路实现32位加法器,差额分组中的加法单元是利用一种改进的超前进位算法实现,选择进位算法可使不同的分组单元并行运算,利用低位的运算结果选择高位的进位为1或者进位为零的运算结果,节省了进位选择等待的时间,最后利用XILINX进行时序仿真,在FPGA上进行验证,可稳定运行在高达50兆的频率,理论分析与计算机仿真表明该算法切实可行、有效并且易于实现。
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| 关 键 词： | 超前进位 选择器 差额分组 XILINX FPGA |
The circuit generation for 32-Bit adders based on Carry-Selected |
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| GAO Jian-wei. The circuit generation for 32-Bit adders based on Carry-Selected[J]. Electronic Design Engineering, 2013, 21(17): 144-146 |
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| Authors: | GAO Jian-wei |
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| Affiliation: | GAO Jian-wei;FESCO Adecco Human Resources Service Shanghai Co.,Ltd; |
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| Abstract: | |
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| Keywords: | CLA multiplexer margin-grouping XILINX FPGA |
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