| 用于频率综合器的延迟锁相环的设计 |
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| 引用本文： | 上官利青,刘伯安. 用于频率综合器的延迟锁相环的设计[J]. 微电子学, 2007, 37(1): 72-75 |
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| 作者姓名： | 上官利青 刘伯安 |
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| 作者单位： | 清华大学,微电子学研究所设计室,北京,100084 |
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| 基金项目： | 电子信息产业发展基金重点招标项目 |
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| 摘 要： | 设计了一种宽频率锁定范围、倍频数可编程的延迟锁相环。它引入了条件振荡控制电路,使该电路在保持DLL一阶系统和低抖动性能优势的基础上吸收了PLL倍频数可编程的优点;同时,该电路结合了设置延迟初始值和采用新型鉴相器两种宽频技术,具有宽频率工作范围。该延迟锁相环用SMIC 0.18μm 1.8 V CMOS工艺实现,锁定范围为1.56~100 MHz,可供选择的倍频数为1~16,输出频率范围从20 MHz到100 MHz。在输入最小频率、最大倍频数下,仿真的功耗约为9 mW,抖动约为92 ps。
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| 关 键 词： | 延迟锁相环 频率综合器 倍频数可编程 宽频率锁定范围 |
| 文章编号： | 1004-3365（2007）01-0072-04 |
| 修稿时间： | 2006-05-292006-08-09 |
Design of a Delay Locked Loop for Frequency Synthesizer |
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| SHANGGUAN Li-qing,LIU Bo-an. Design of a Delay Locked Loop for Frequency Synthesizer[J]. Microelectronics, 2007, 37(1): 72-75 |
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| Authors: | SHANGGUAN Li-qing LIU Bo-an |
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| Affiliation: | Institute of Microelectronics , Tsinghua University, Beij ing 100084, P. R. China |
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| Abstract: | |
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| Keywords: | Delay-locked loop Frequency synthesizer Programmable clock multiplication Wide-range operation |
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