| 用于密码芯片抗功耗攻击的功耗平衡加法器 |
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| 引用本文： | 李翔宇,孙义和.用于密码芯片抗功耗攻击的功耗平衡加法器[J].半导体学报,2005,26(8):1629-1634. |
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| 作者姓名： | 李翔宇 孙义和 |
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| 作者单位： | 清华大学微电子学研究所,北京100084 |
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| 摘 要： | 给出了一种用于密码芯片以提高芯片抗功耗攻击能力的“功耗平衡”加法器，它运行时工作功率与运算数据无关．对新设计与相关原设计芯片的功率样本进行显著性检验，在样本数为283的情况下，前者的最低显著性水平比后者高10个数量级．功耗平衡加法器比现有的采用“n分之一”编码的抗功耗攻击加法器少13个以上的晶体管．
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| 关 键 词： | 专用集成电路设计 数据安全 加法器 差分功耗攻击 功耗平衡 |
| 文章编号： | 0253-4177（2005）08-1629-06 |
| 收稿时间： | 2004-09-22 |
| 修稿时间： | 2005-03-20 |
DPA Resistant Power-Balanced Adder for a Cryptographic IC |
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| LI Xiangyu,Sun Yihe.DPA Resistant Power-Balanced Adder for a Cryptographic IC[J].Chinese Journal of Semiconductors,2005,26(8):1629-1634. |
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| Authors: | LI Xiangyu Sun Yihe |
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| Abstract: | A power-balanced DI carry-lookahead adder, whose power is influenced little by the input data,can be used in a cryptographic IC to counter the power analysis. Power significances of implementations of this circuit and a contrasted DI adder are tested, yeilding a significant probability of the former of about 10^10 times of that of the later. The number of transistors of this adder is to a lesser degree 13 over than the existing logic level solutions. |
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| Keywords: | ASIC data security adder differential power analysis power-balanced |
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