| 一种高并行度的H.264帧内预测器的VLSI设计 |
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| 引用本文： | 杨晨,李树国. 一种高并行度的H.264帧内预测器的VLSI设计[J]. 微电子学与计算机, 2006, 23(12): 111-114,117 |
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| 作者姓名： | 杨晨 李树国 |
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| 作者单位： | 清华大学,微电子学研究所,北京,100084 |
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| 基金项目： | 国家自然科学基金;清华大学校科研和教改项目;国家部委科研项目 |
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| 摘 要： | 分析了帧内预测的17种模式,对于每个4×4大小块的16个像素点的不同模式的预测公式之间的相同运算,采用数字强度缩减的方法去除计算的冗余,提出了一种高并行度的帧内预测器,可以每个时钟周期处理16个像素点的预测值。基于SMIC0.18μm工艺,用verilog对该设计进行了VLSI实现,综合后的电路的关键路径最大时延为10ns,电路规模不超过1.4万门,数据吞吐率可以达到1600Msamples/s。从实现结果来看,与采用可重构方法的设计相比,该设计在相同的并行度下减小了电路面积,简化了控制逻辑。
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| 关 键 词： | 集成电路设计 帧内预测 数字强度缩减 并行处理 |
| 文章编号： | 1000-7180（2006）12-0111-04 |
| 收稿时间： | 2005-12-28 |
| 修稿时间： | 2005-12-28 |
A High Parallel VLSI Design of H.264 Intra Predictor Generator |
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| YANG Chen,LI Shu-guo. A High Parallel VLSI Design of H.264 Intra Predictor Generator[J]. Microelectronics & Computer, 2006, 23(12): 111-114,117 |
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| Authors: | YANG Chen LI Shu-guo |
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| Abstract: | |
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| Keywords: | Integrated circuit design Intra prediction Numerical strength reduction Parallel execution |
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