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对数跳跃加法器的静态CMOS实现
引用本文:贾嵩,刘飞,刘凌,陈中建,吉利久.对数跳跃加法器的静态CMOS实现[J].半导体学报,2003,24(11):1159-1165.
作者姓名:贾嵩  刘飞  刘凌  陈中建  吉利久
作者单位:北京大学微电子研究院,北京100871
摘    要:介绍了一种32位对数跳跃加法器结构.该结构采用EL M超前进位加法器代替进位跳跃结构中的组内串行加法器,同EL M相比节约了30 %的硬件开销.面向该算法,重点对关键单元进行了晶体管级的电路设计.其中的进位结合结构利用L ing算法,采用支路线或电路结构对伪进位产生逻辑进行优化;求和逻辑的设计利用传输管结构,用一级逻辑门实现“与-异或”功能;1.0 μm CMOS工艺实现的32位对数跳跃加法器面积为0 .6 2 mm2 ,采用1μm和0 .2 5 μm工艺参数的关键路径延迟分别为6 ns和0 .8ns,在10 0 MHz下功耗分别为2 3和5 .2 m W.

关 键 词:对数跳跃    进位结合    求和逻辑    进位链

Static CMOS Implementation of Logarithmic Skip Adder
Jia Song,Liu Fei,Liu Ling,Chen Zhongjian,Ji Lijiu.Static CMOS Implementation of Logarithmic Skip Adder[J].Chinese Journal of Semiconductors,2003,24(11):1159-1165.
Authors:Jia Song  Liu Fei  Liu Ling  Chen Zhongjian  Ji Lijiu
Abstract:
Keywords:logarithmic skip  carry incorporating  sum logic  circuit design
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