| 采用改进型1.5位/级结构的10位100MHz流水线模数转换器 |
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| 引用本文： | 叶凡,施宇峰,过瑶,罗磊,许俊,任俊彦.采用改进型1.5位/级结构的10位100MHz流水线模数转换器[J].半导体学报,2008,29(12):2359-2363. |
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| 作者姓名： | 叶凡 施宇峰 过瑶 罗磊 许俊 任俊彦 |
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| 作者单位： | 复旦大学专用集成电路与系统国家重点实验室,微纳电子科技创新平台,上海,201203;复旦大学专用集成电路与系统国家重点实验室,微纳电子科技创新平台,上海,201203;复旦大学专用集成电路与系统国家重点实验室,微纳电子科技创新平台,上海,201203;复旦大学专用集成电路与系统国家重点实验室,微纳电子科技创新平台,上海,201203;复旦大学专用集成电路与系统国家重点实验室,微纳电子科技创新平台,上海,201203;复旦大学专用集成电路与系统国家重点实验室,微纳电子科技创新平台,上海,201203 |
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| 基金项目： | 上海—应用材料研究与发展基金资助 项目编号：07SA16 |
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| 摘 要： | 介绍了一个采用改进型1.5位/级结构的10位100MHz流水线结构模数转换器. 测试结果表明，模数转换器的信噪失真比最高可以达到57dB,在100MHz输入时钟下，输入信号为57MHz的奈奎斯特频率时，信噪失真比仍然可以达到51dB. 模数转换器的差分非线性和积分非线性分别为0.3LSB和1.0LSB. 电路采用0.18μm 混合信号CMOS工艺实现，芯片面积为0.76mm2.
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| 关 键 词： | 模数转换器 流水线结构 改进型1.5位/级结构 |
| 修稿时间： | 8/14/2008 8:51:37 PM |
A 10bit 100MS/s Pipelined ADC with an Improved 1.5bit/Stage Architecture |
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| Ye Fan,Shi Yufeng,Guo Yao,Luo Lei,Xu Jun and Ren Junyan.A 10bit 100MS/s Pipelined ADC with an Improved 1.5bit/Stage Architecture[J].Chinese Journal of Semiconductors,2008,29(12):2359-2363. |
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| Authors: | Ye Fan Shi Yufeng Guo Yao Luo Lei Xu Jun and Ren Junyan |
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| Affiliation: | State Key Laboratory of ASIC & System, Fudan University, Microelectronics Science and Technology Innovation Platform,Shanghai 201203, China;State Key Laboratory of ASIC & System, Fudan University, Microelectronics Science and Technology Innovation Platform,Shanghai 201203, China;State Key Laboratory of ASIC & System, Fudan University, Microelectronics Science and Technology Innovation Platform,Shanghai 201203, China;State Key Laboratory of ASIC & System, Fudan University, Microelectronics Science and Technology Innovation Platform,Shanghai 201203, China;State Key Laboratory of ASIC & System, Fudan University, Microelectronics Science and Technology Innovation Platform,Shanghai 201203, China;State Key Laboratory of ASIC & System, Fudan University, Microelectronics Science and Technology Innovation Platform,Shanghai 201203, China |
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| Abstract: | |
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| Keywords: | analog-to-digital converter pipeline improved 1 5bit/stage architecture |
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