| 一种基于总线复用的SoC功能测试结构设计 |
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| 引用本文： | 虞致国,魏敬和,罗静.一种基于总线复用的SoC功能测试结构设计[J].中国电子科学研究院学报,2008,3(5). |
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| 作者姓名： | 虞致国 魏敬和 罗静 |
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| 摘 要： | 由于SoC结构的复杂性,必须考虑采用多种可测性设计策略.从功能测试的角度出发,提出了一种基于复用片内系统总线的可测性设计策略,使得片内的各块电路都可被并行测试.阐述了其硬件实现及应用测试函数编写功能测试矢量的具体流程.该结构硬件开销小,测试控制过程简单,可减小测试矢量规模,已应用到一种基于X8051核的智能测控SoC,该SoC采用0.35μm工艺进行了实现,面积为4.1 mm×4.1 mm,测试电路的面积仅占总面积的2%.
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| 关 键 词： | 可测性设计 功能测试 系统总线 系统芯片 |
A SoC Test Architecture Based on System Bus |
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| YU Zhi-guo,WEI Jing-he,LUO Jing.A SoC Test Architecture Based on System Bus[J].Journal of China Academy of Electronics and Information Technology,2008,3(5). |
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| Authors: | YU Zhi-guo WEI Jing-he LUO Jing |
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