面向ＲＩＳＣ－Ｖ处理器的高速浮点单元设计

浮点单元是高性能处理器的速度瓶颈之一，基于广泛应用的开源RISC-V浮点单元原型，设计了一种面向RISC-V处理器的高速浮点单元。对该原型中时序最差的浮点融合乘加、除法开方、整数转浮点子模块分别进行静态时序分析，并定位其中需要优化的关键模块。针对该浮点单元原型中存在的问题，提出基于算法优化和流水线优化的设计思路，设计基4 Booth-Wallace乘法模块替代原有多位宽乘法模块，设计基于二叉树的并行前导零检测模块替代原有串行前导零检测模块，增加了部分子模块的流水线级数。基于SMIC 55 nm工艺对优化设计前后的RISC-V浮点单元原型进行了性能评估，优化后的工作频率达到820 MHz，提升了39.46%，而面积开销增加了15.14%。