| 一种基于互补型单电子晶体管的全加器电路设计 |
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| 引用本文： | 孙铁署, 蔡理,.一种基于互补型单电子晶体管的全加器电路设计[J].电子器件,2005,28(2):366-369. |
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| 作者姓名： | 孙铁署 蔡理 |
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| 作者单位： | 空军工程大学,理学院,西安,710038;中国人民解放军95809部队78分队,河北,沧州,061022;空军工程大学,理学院,西安,710038 |
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| 基金项目： | 陕西省自然科学基金;空军工程大学校科研和教改项目 |
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| 摘 要： | 基于单电子晶体管(SET)的I-V特性和CMOS数字电路的设计思想,提出了一种由28个互补型SKT构成的全加器电路结构。该全加器优点为：简化了“P—SET”逻辑块;通过选取一组参数使输入和输出高低电平都接近于0．02mV和0mV,电压兼容性好;延迟时间短,仅为0．24ns。SPICE宏模型仿真结果验证了它的正确性。
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| 关 键 词： | 单电子晶体管 互补 反相器 全加器 SPICE 宏模型 |
| 文章编号： | 1005-9490(2005)02-0366-04 |
A Full Adder Realization with Complementary Single-Electron Transistors |
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| SUN Tie-shu,CAI Li.A Full Adder Realization with Complementary Single-Electron Transistors[J].Journal of Electron Devices,2005,28(2):366-369. |
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| Authors: | SUN Tie-shu CAI Li |
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| Abstract: | Based on the I-V characteristics of single-electron transistor (SET) and the concepts of CMOS digital integrated circuit design, a full adder which consists of 28 complementary SETs is proposed. The full adder has the following characteristics: "PSET" networks simplified; excellent compatibility of input and output voltages; with the selection of parameters, their high and low voltage approximating 0.02 V and 0 V; a brief time delay of 0.24 ns. The accuracy is validated by SPICE macro-model of SET. |
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| Keywords: | Single-Electron Transistors complementary inverter full adder SPICE macro-model |
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