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| 用VHDL设计CRC发生器和校验器 | |
| 引用本文： | 井海明,高占凤.用VHDL设计CRC发生器和校验器[J].中国有线电视,2004(3):60-62. |
| 作者姓名： | 井海明 高占凤 |
| 作者单位： | 石家庄铁道学院,河北,石家庄,050043 |
| 摘 要： | 用VHDL设计了一个在数字传输中常用的校验、纠错模块--循环冗余校验CRC模块,完成数据传输中的差错控制.通过时序仿真波形可看出,当输入12位信息位时,通过CRC发生器和校验器,可得到准确的输出. |
| 关 键 词： | 数字传输 差错控制 |
| 文章编号： | 1007-7022(2004)03-0060-02 |
| 修稿时间： | 2003年11月20 |
The Design of Generator and Checker of CRC using VHDL |
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| Abstract: | |
| Keywords: | VHDL CRC |
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