| Viterbi译码器的硬件实现 |
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| 引用本文： | 汪晓岩,胡庆生,孙荣久,樊昊,易浩勇.Viterbi译码器的硬件实现[J].微电子学,2002,32(4):297-301. |
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| 作者姓名： | 汪晓岩 胡庆生 孙荣久 樊昊 易浩勇 |
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| 作者单位： | 1. 国家电力公司,南京自动化研究,江苏,南京,210003
2. ,中兴公司,南京研究所,江苏,南京,210002 |
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| 基金项目： | 国家电力公司资助科学技术项目——中压配电网复合通信方式研究 (SPKJ0 11- 11) |
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| 摘 要： | 介绍了一种Vkerbi译码器的硬件实现方法。设计的基于硬判决的Viterbi译码器具有约束长度长（9)、译码深度深（64)的特点。为了兼顾硬件资源与电路性能两个方面，在设计中使用了4个ACS单元，并根据Xilinx Virtex系列FPGA的结构特点．利用FPGA内部的BlockRAM保存汉明距离和幸存路径，提高了译码速度。
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| 关 键 词： | 电力线通信 数字通信 Viterbi译码器 FPGA 专用集成电路 |
| 文章编号： | 1004-3365(2002)04-0297-05 |
| 修稿时间： | 2001年9月26日 |
Hardware Implementation of a Viterbi Decoder |
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| WANG Xiao yan ,HU Qing sheng ,SUN Rong jiu ,FAN Hao ,YI Hao yong.Hardware Implementation of a Viterbi Decoder[J].Microelectronics,2002,32(4):297-301. |
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| Authors: | WANG Xiao yan HU Qing sheng SUN Rong jiu FAN Hao YI Hao yong |
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| Affiliation: | WANG Xiao yan 1,HU Qing sheng 2,SUN Rong jiu 1,FAN Hao 1,YI Hao yong 1 |
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| Abstract: | This paper describes the architecture and hardware implementation of a Viterbi decoder, for which a constraint length of 9 and a traceback length of 64 have been achieved. To make trade off between resource and capability or speed,4 parallel ACS's that fit in the architecture of Xilinx FPGA were used in the Viterbi decoder, and the speed of the decoder has been improved by using interior BlockRAM in the FPGA. |
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| Keywords: | Powerline communication Digital communication Viterbi Decoder FPGA ASIC |
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