| 一种实现时序快速有效收敛的时钟树综合方案 |
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| 引用本文： | 刘慧君,谢亮,金湘亮.一种实现时序快速有效收敛的时钟树综合方案[J].微电子学,2017,47(5):670-673. |
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| 作者姓名： | 刘慧君 谢亮 金湘亮 |
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| 作者单位： | 湘潭大学 物理与光电工程学院, 湖南 湘潭 411105; 微光电与系统集成湖南省工程实验室, 湖南 湘潭 411105,湘潭大学 物理与光电工程学院, 湖南 湘潭 411105; 微光电与系统集成湖南省工程实验室, 湖南 湘潭 411105,湘潭大学 物理与光电工程学院, 湖南 湘潭 411105; 微光电与系统集成湖南省工程实验室, 湖南 湘潭 411105 |
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| 基金项目： | 国家自然科学基金资助项目(61233010);湖南省自然科学杰出青年基金资助项目(2015JJ1014) |
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| 摘 要： | 针对低频下数字集成电路实现时序收敛需要插入大量缓冲器而导致芯片布线困难、运行时间较长等问题,提出了一种降低时钟树级数与增加保持时间余量相结合的时钟树综合方案。基于CSMC 0.35 μm CMOS工艺,采用提出的方案,使用IC Compiler和Prime Time工具,分别完成了应用于高精度隔离型Σ-Δ ADC芯片的低速数字滤波器的物理设计以及静态时序分析。结果表明,与传统方案相比,保持时间负松弛总值降低了95.62%,时序收敛所需缓冲器个数减少了约98.13%,运行时间缩短了97.25%,有效地降低了布线拥塞程度,快速有效地实现了时序收敛。
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| 关 键 词： | 时钟树综合 静态时序分析 时序收敛 |
| 收稿时间： | 2016/12/18 0:00:00 |
A Clock Tree Synthesis Scheme for Fast and Effective Closure of Timing |
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| LIU Huijun,XIE Liang and JIN Xiangliang.A Clock Tree Synthesis Scheme for Fast and Effective Closure of Timing[J].Microelectronics,2017,47(5):670-673. |
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| Authors: | LIU Huijun XIE Liang and JIN Xiangliang |
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| Affiliation: | School of Physics and Optoelectronics, Xiangtan University, Xiangtan, Hunan 411105, P. R. China; Hunan Engineering Laboratory for Microelectronics, Optoelectronics and System on a Chip, Xiangtan, Hunan 411105, P. R. China,School of Physics and Optoelectronics, Xiangtan University, Xiangtan, Hunan 411105, P. R. China; Hunan Engineering Laboratory for Microelectronics, Optoelectronics and System on a Chip, Xiangtan, Hunan 411105, P. R. China and School of Physics and Optoelectronics, Xiangtan University, Xiangtan, Hunan 411105, P. R. China; Hunan Engineering Laboratory for Microelectronics, Optoelectronics and System on a Chip, Xiangtan, Hunan 411105, P. R. China |
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| Abstract: | |
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| Keywords: | Clock tree synthesis Static timing analysis Timing closure |
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