2 GHz采样连续时间ΣΔ ADC高层次建模

宽带连续时间ΣΔADC被大量应用于无线通信及其他领域。设计采用3阶连续时间系统架构,包含3级RC环路滤波器和4位内部量化器,采样时钟频率为2GHz。通过引入半个时钟周期延时来改善环路异步问题,以补偿环路延时对性能的影响。对连续时间ΣΔADC的非理想因素,如运放有限带宽、有限增益、积分器时常数变化、DAC失配、比较器失调、时钟抖动等,进行建模,通过大量系统仿真,得出各个非理想参数指标,在100 MHz带宽内、2GHz采样频率下,ΣΔADC的SNDR为76.8dB,动态范围为77dB。