首页 | 本学科首页   官方微博 | 高级检索  
     

一种低功耗SoC设计中的时钟隔离技术
引用本文:周佳筠,沈海斌.一种低功耗SoC设计中的时钟隔离技术[J].微电子学,2006,36(4):506-509.
作者姓名:周佳筠  沈海斌
作者单位:浙江大学,超大规模集成电路研究所,浙江,杭州,310027
基金项目:高比容电子铝箔的研究开发与应用项目;浙江省科技厅资助项目
摘    要:在一些复杂的SoC中,往往要使用嵌入式存储器,而双边访问的嵌入式存储器(DARAM)常用于许多低功耗的场合。这样,用时钟的双边沿来控制存储器的读写数据是不可避免的。这种时钟用作数据(clock as data)的情况通常会在SoC设计的逻辑物理综合阶段产生很多时序收敛的棘手问题,时钟隔离电路恰好能解决这个问题。实践证明,这种改进的时钟电路结构大大减少了设计的时序收敛时间和设计流程的复杂度。

关 键 词:SoC  时钟隔离  改进时钟隔离电路
文章编号:1004-3365(2006)04-0506-04
收稿时间:2005-10-25
修稿时间:2005-10-252006-01-09

A Clock Isolation Technique for Low Power SoC Design
ZHOU Jia-yun,SHEN Hai-bin.A Clock Isolation Technique for Low Power SoC Design[J].Microelectronics,2006,36(4):506-509.
Authors:ZHOU Jia-yun  SHEN Hai-bin
Affiliation:Institute of VLSI Design, Zhejiang University, Hangzhou, Zhejiang 310027, P. R. China
Abstract:In some complex SoC designs,embedded memories,especially dual access RAMs(DARAM) for low power applications,are usually used.Therefore,it is unavoidable to use clock's rise and fall edges to switch between different read/write data.However,this "clock as data" situation will cause serious problems in timing closure,particularly during logic and physical synthesis.To solve these problems,a clock isolation circuit was developed.The clock isolation method has been verified to reduce the timing closure iterations and the complexity of design flow.
Keywords:SoC  Clock isolation  Improved clock isolation circuit
本文献已被 CNKI 维普 万方数据 等数据库收录!
设为首页 | 免责声明 | 关于勤云 | 加入收藏

Copyright©北京勤云科技发展有限公司  京ICP备09084417号