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| 高速流水线浮点加法器的FPGA实现 | |
| 引用本文： | 王晓莉,黄伟,王典洪.高速流水线浮点加法器的FPGA实现[J].电子元器件应用,2009,11(4):62-65. |
| 作者姓名： | 王晓莉 黄伟 王典洪 |
| 作者单位： | 中国地质大学机械与电子信息学院,湖北武汉430074 |
| 摘 要： | 浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证，该设计运算精度可达104，而且设计结构合理，可用于中高速信号处理系统之中。 |
| 关 键 词： | 浮点加法器 IEEE 754 单精度浮点数 流水线 FPGA |
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