| 基于JESD204B协议高速并行8 bit/10 bit解码电路设计 |
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| 引用本文： | 万书芹,陈婷婷,陶建中,蒋颖丹,朱夏冰. 基于JESD204B协议高速并行8 bit/10 bit解码电路设计[J]. 半导体技术, 2021, 46(8): 604-610,622. DOI: 10.13290/j.cnki.bdtjs.2021.08.004 |
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| 作者姓名： | 万书芹 陈婷婷 陶建中 蒋颖丹 朱夏冰 |
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| 作者单位： | 中国电子科技集团公司第五十八研究所,江苏无锡 214035;江南大学物联网工程学院,江苏无锡 214122;中国电子科技集团公司第五十八研究所,江苏无锡 214035;江南大学物联网工程学院,江苏无锡 214122 |
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| 摘 要： | 提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码.所设计的解码电路通过搭建的通用验证方法学系统完成系统级功能验证,并基于65 nm工艺库进行综合、布局和布线,解码电路的面积为1 449 μm2.后仿真结果显示,解码电路的最高工作频率达415 MHz,四路可支持最高16.6 Gibit/s的串行数据传输速率,满足JESD204B协议标准推荐的最高传输速率12.5 Gibit/s的要求.将该解码电路用于支持JESD204B协议的高速数模转换器电路中,经测试,其传输速率最高达10.5 Gibit/s.
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| 关 键 词： | 8 bit/10 bit 并行解码 低延时 JESD204B协议 串行解串器 |
Design of High Speed Parallel 8 bit/10 bit Decoding Circuit Based on JESD204B Protocol |
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| Wan Shuqin,Chen Tingting,Tao Jianzhong,Jiang Yingdan,Zhu Xiabing. Design of High Speed Parallel 8 bit/10 bit Decoding Circuit Based on JESD204B Protocol[J]. Semiconductor Technology, 2021, 46(8): 604-610,622. DOI: 10.13290/j.cnki.bdtjs.2021.08.004 |
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| Authors: | Wan Shuqin Chen Tingting Tao Jianzhong Jiang Yingdan Zhu Xiabing |
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