| AES密码算法的结构优化与实现 |
| |
| 引用本文： | 景为平,徐晨,陈海进.AES密码算法的结构优化与实现[J].微电子学与计算机,2007,24(2):36-38. |
| |
| 作者姓名： | 景为平 徐晨 陈海进 |
| |
| 作者单位： | 南通大学,江苏省专用集成电路设计重点实验室,江苏,南通,226007 |
| |
| 基金项目： | 国家自然科学基金;江苏省普通高校高新技术产业发展项目 |
| |
| 摘 要： | 对AES密码算法的结构进行了优化,并应用0.6μmCMOS工艺实现了AES加密/解密芯片。使用Ver-ilogHDL进行算法建模,采用自动综合技术完成版图设计。芯片支持加密/解密模式及所有3种密钥长度。已完成流片,测试的最高时钟频率为20MHz,128位、192位和256位密钥时的数据吞吐率分别可达49.2Mbps、41.3Mbps和35.6Mbps。
|
| 关 键 词： | AES算法 ASIC设计 CMOS工艺 |
| 文章编号： | 1000-7180（2007）02-0036-03 |
| 修稿时间： | 2005-12-19 |
Architecture Optimization and Implementation of AES Algorithm |
| |
| JING Wei-ping,XU Chen,CHEN Hai-jin.Architecture Optimization and Implementation of AES Algorithm[J].Microelectronics & Computer,2007,24(2):36-38. |
| |
| Authors: | JING Wei-ping XU Chen CHEN Hai-jin |
| |
| Affiliation: | Jiangsu Provincial Key Lab. of ASIC Design, Nantong University, Nantong 226007, China |
| |
| Abstract: | |
| |
| Keywords: | AES algorithm ASIC design CMOS technology |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
