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一种高速Viterbi译码器的优化设计及Verilog实现
引用本文:黄君凯,王鑫.一种高速Viterbi译码器的优化设计及Verilog实现[J].微电子学与计算机,2005,22(2):178-182.
作者姓名:黄君凯  王鑫
作者单位:暨南大学电子工程系固体电子技术与专用集成电路实验室,广东,广州,510632
摘    要:文章设计了一种高速Viterbi译码器,该设计基于卷积码编码及其Viterbi译码原理,完成了Viterhi译码的核心单元算法的优化,并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit/s,同时译码器的电路规模也通过算法得到了优化。

关 键 词:维特比(vitebi)码器  分支度量  加比选单元  幸存路径存储器  寄存器交换法
文章编号:1000-7180(2005)02-178-05
修稿时间:2004年9月20日

Verilog Implementation and Optimized Design of a High Speed Viterbi Decoder
HUANG Jun-kai,WANG Xin.Verilog Implementation and Optimized Design of a High Speed Viterbi Decoder[J].Microelectronics & Computer,2005,22(2):178-182.
Authors:HUANG Jun-kai  WANG Xin
Abstract:A high speed Viterbi Decoder is designed in this paper. Based on principles of convolution coding and Viterbi decoding , the algorithm of key units of Viterbi decoding is optimized and completed in this paper. Convolution coder and Viterbi decoder are implemented in Verilog HDL. The results of simulation and synthesis show that the decoding rate of Viterbi decoder is up to 50 M bit per second and the scale of decoder circuilt is also optimized by improved algorithm.
Keywords:Viterbi decoder  Branch metric  ACS unit  Survival path memory  Register exchang  
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