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| 自主设计精简指令集的流水线CPU | |
| 引用本文： | 袁婷,刘怡俊.自主设计精简指令集的流水线CPU[J].微电子学与计算机,2015(2):124-128. |
| 作者姓名： | 袁婷 刘怡俊 |
| 作者单位： | 广东工业大学计算机学院 |
| 基金项目： | 国家自然科学基金项目“多核芯片异步片上网络的微电路和建模研究”(61106019);广州市2013年科技重大专项项目“广州市集成电路设计EDA公共服务平台”(穗科信字[2013]164号) |
| 摘 要： | 介绍了基于FPGA平台,设计16位精简指令集流水线CPU.该CPU参考MIPS架构设计精简指令集,通过分析指令处理过程实现五级流水线结构,结合"预测技术"和数据前推方法解决流水线相关问题.为了支持CPU软件架构,设计指令集的汇编编译器.在Modelsim平台运行测试程序,给出仿真综合结果.通过试验结果对比表明,所设计的CPU处理过程所需时钟周期大大减少. |
| 关 键 词： | CPU RISC 流水线 相关性 汇编器 |
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