| 定点符号高速乘法器的设计与FPGA实现 |
| |
| 引用本文： | 李小进,初建朋,赖宗声,徐晨,景为平.定点符号高速乘法器的设计与FPGA实现[J].微电子学与计算机,2005,22(4):119-121,125. |
| |
| 作者姓名： | 李小进 初建朋 赖宗声 徐晨 景为平 |
| |
| 作者单位： | 1. 华东师范大学微电子电路与系统研究所,上海,200062
2. 南通工学院,江苏,南通,226007 |
| |
| 基金项目： | 上海市科委PDC项目(027062012) 江苏省专用集成电路设计重点实验室(KJS03065) |
| |
| 摘 要： | 文章系统地研究了符号定点高速乘法器的实现算法和结构，采用了修正布斯算法，华莱士压缩树．4：2压缩器，伪4：2压缩器以及平方根求和结构。采用VerilogHDL实现了整个乘法器，在单个时钟周期完成一次16位的符号数乘法。为了验证该乘法器的性能，在VertexII-xc2v1000实现了该乘法器，频率可达62．27MHz。每秒钟可完成6227万次16位的符号乘法。
|
| 关 键 词： | 乘法器 FPGA 修正布斯算法 华莱士树 4：2压缩器 |
| 文章编号： | 1000-7180(2005)04-119 |
Research & FPGA Implementation of a High-Speed Fixed Point Multiplier |
| |
| LI Xiao-jin,CHU Jian-peng,LAI Zong-sheng,XU Cheng,JING Wei-ping.Research & FPGA Implementation of a High-Speed Fixed Point Multiplier[J].Microelectronics & Computer,2005,22(4):119-121,125. |
| |
| Authors: | LI Xiao-jin CHU Jian-peng LAI Zong-sheng XU Cheng JING Wei-ping |
| |
| Abstract: | |
| |
| Keywords: | |
| 本文献已被 维普 万方数据 等数据库收录！ |
|
