| 一个面积优化的高速RS(255,239)译码器VLSI设计 |
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| 引用本文： | 张静波,戴显,张鹤鸣,胡辉勇,贾大中.一个面积优化的高速RS(255,239)译码器VLSI设计[J].西安电子科技大学学报,2008,35(1):116-120. |
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| 作者姓名： | 张静波 戴显 张鹤鸣 胡辉勇 贾大中 |
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| 作者单位： | [1]西安电子科技大学微电子学院,陕西西安710071 [2]西安电子科技大学宽禁带半导体材料与器件教育部重点实验室,陕西西安710071 |
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| 摘 要： | 基于改进的Euclid算法,提出了一种仅含两个折叠计算单元的结构,并用三级流水线结构整体实现以提高吞吐率.将常规有限域乘法器转化到复合域中实现,降低了芯片的复杂性和关键路径延迟.以RS(255,239)为例,基于TSMC 0.18标准单元库的译码器电路规模约为20 614门,在相同纠错能力下,该结构相比较于传统的并行脉动阵列结构,其硬件复杂度可减少60%左右.
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| 关 键 词： | RS码 流水线结构 Euclid算法 Verilog HDL 超大规模集成电路 面积优化 译码器 VLSI design 设计 硬件复杂度 脉动阵列结构 并行 比较 纠错能力 规模 电路 标准单元库 TSMC 路径延迟 芯片 复合域 转化 乘法器 有限域 吞吐率 |
| 文章编号： | 1001-2400（2008）01-0116-05 |
| 收稿时间： | 2007-08-03 |
| 修稿时间： | 2007年8月3日 |
Area-efficient high-speed VLSI design of the RS(255,239) decoder |
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| ZHANG Jing-bo,DAI Xian-ying,ZHANG He-ming,HU Hui-yong,JIA Da-zhong.Area-efficient high-speed VLSI design of the RS(255,239) decoder[J].Journal of Xidian University,2008,35(1):116-120. |
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| Authors: | ZHANG Jing-bo DAI Xian-ying ZHANG He-ming HU Hui-yong JIA Da-zhong |
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| Affiliation: | (1. School of Microelectronic, Xidian Univ., Xi′an 710071， China; 2. Ministry of Education Key Lab. of Wide Band-Gap Semiconductor Materials and Devices, Xidian Univ., Xi′an 710071， China) ; |
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| Abstract: | Based on the modified Euclid's algorithm,a VLSI architecture is proposed,which only uses two folding calculating cells and three-stage pipeline processing architectures to improve its throughput.Also,a way is introduced to reduce the complexity and critical path delay of general finite multipliers by the transferring of field from the time domain to the composite domain.Based on the TSMC 0.18 standard cell library,the proposed RS decoder consists of about 20 614 gates for widely used RS(255,239) code,which reduces complexity by about 60% compared with an existing architecture with systolic arrays when having the same error correction ability. |
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| Keywords: | Reed-Solomon codes pipeline architecture Euclid algorithm verilog HDL VLSI |
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