基于FPGA和ARM的AES算法设计和实现

针对于高级加密标准(AES,advanced encryption standard)硬件实现的可重构与效率问题,提出了一种基于现场可编程逻辑器件(FPGA,field programmable gate array)和微处理器ARM(advanced RISC machines)的AES设计方法。基于电子密码本(ECB,electronic code book)操作模式,可完成AES所有标准的加密和解密,并进行了工程实现与验证,可作为IP(intellectualproperty)核使用。为实现理想的数据吞吐率/面积比,结合AES和FPGA的特点,对字节替换和密钥扩展采用查表的优化算法,并提出了列混合的优化结构,在保证运算速度下节约了器件资源。利用FPGA内部自带的双端口可配置随机存取存储器(RAM,random access memory)作为信息与密钥的缓存,解决存储和ARM与FPGA时序问题。在进行资源与速度的分析和与3种典型设计比较后的结果表明,具有最好的吞吐率/面积比。