| SRAM型FPGA的可重构容错结构研究 |
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| 引用本文： | 张程程,班恬.SRAM型FPGA的可重构容错结构研究[J].电子测量技术,2016,39(11):41-45. |
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| 作者姓名： | 张程程 班恬 |
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| 作者单位： | 南京理工大学南京210094,南京理工大学南京210094 |
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| 基金项目： | 国家自然科学基金(61401205)资助项目 |
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| 摘 要： | 针对SRAM型FPGA，提出了一种基于动态可重构技术的容错设计方法，根据瞬态错误概率的高低来动态控制系统的冗余程度。在错误率低的时候，系统采用双备份比较（DWC），具有较低的面积开销和功耗；在错误率高的时候，系统切换到三模冗余（TMR）排除单个错误的影响。采用基于代理逻辑（Proxy LUT）和早期获取部分可重构(EAPR)的设计方法，以ISCAS’85 benchmark电路中的大型代表电路为验证模块，叙述了动态可重构的容错结构的实现过程，并重点验证了动态可重构容错设计方法和其它静态容错方法相比，在面积和功耗上的优势，结果表明动态可重构容错结构相比混合容错结构而言，其面积开销和功率消耗较小。
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| 关 键 词： | 容错 动态部分重构 面积开销 功耗 |
Research on reconfigurable fault tolerant architecture of SRAM based FPGA |
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| Zhang Chengcheng and Ban Tian.Research on reconfigurable fault tolerant architecture of SRAM based FPGA[J].Electronic Measurement Technology,2016,39(11):41-45. |
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| Authors: | Zhang Chengcheng and Ban Tian |
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| Affiliation: | Nanjing University of Science and Technology, Nanjing 210094, China and Nanjing University of Science and Technology, Nanjing 210094, China |
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| Abstract: | |
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| Keywords: | fault tolerant partial dynamic reconfiguration area overhead power consumption |
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