|
|||||
|
|
| 一种增强Verilog建模能力的编译预处理器 | |
| 引用本文： | 徐晨,蒋华,袁红林.一种增强Verilog建模能力的编译预处理器[J].计算机工程与应用,2006,42(17):111-113,122. |
| 作者姓名： | 徐晨 蒋华 袁红林 |
| 作者单位： | 1. 南通大学,江苏省,ASIC设计重点实验室,江苏,南通,226007 2. 东南大学集成电路学院,南京,210096 3. 南通大学电子信息学院,江苏,南通,226007 |
| 基金项目： | 国家高技术研究发展计划(863计划) |
| 摘 要： | 文章讨论了一种增强Verilog硬件描述语言建模能力的编译预处理器的设计问题。VerilogHDL是专用集成电路设计中应用广泛的一种硬件描述语言,它尚存在一些缺陷。编译预处理器的功能是增强数字系统设计中对模块输入输出端口阵列等参数化设计的能力。在分析IEEEVerilog1364—2001建模特性的基础上,基于LEX和YACC设计出专门的编译预处理器,显著降低了程序规模,可以方便地嵌入其他仿真或综合工具中,增强了VerilogHDL参数化的建模特性。 |
| 关 键 词： | 编译预处理器 参数化设计 Verilog LEX YACC |
| 文章编号： | 1002-8331-（2006）17-0111-03 |
| 收稿时间： | 2005-12 |
| 修稿时间： | 2005-12 |
A Verilog Preprocessor for Modeling Enhancements |
|
| Xu Chen,Jiang Hua,Yuan Honglin.A Verilog Preprocessor for Modeling Enhancements[J].Computer Engineering and Applications,2006,42(17):111-113,122. | |
| Authors: | Xu Chen Jiang Hua Yuan Honglin |
| Affiliation: | 1Jiangsu Province Key Laboratory of ASIC Design, Nantong University,Nantong,Jiangsu 226007; 2Institute of Integrated Circuit,Southeast University,Nanjing 210096; 3Institute of Electronic and Information,Nantong University 226007 |
| Abstract: | |
| Keywords: | Verilog LEX YACC |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ | |