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卷积神经网络的FPGA并行加速方案设计
引用本文:方睿,刘加贺,薛志辉,杨广文.卷积神经网络的FPGA并行加速方案设计[J].计算机工程与应用,2015(8).
作者姓名:方睿  刘加贺  薛志辉  杨广文
作者单位:清华大学 计算机科学与技术系,北京,100084
基金项目:国家高技术研究发展计划(863)(No.2010AA012302,No.2013AA01A208);国家自然科学基金(No.61040048,No.61303003, No.41374113)。
摘    要:根据卷积神经网络的特点,提出了深度流水的FPGA加速方案,设计了卷积层的通用卷积电路。该卷积电路可以在一个时钟周期内获得一个计算结果。理论上,该方案对于MNIST数据集,在28×28个时钟周期内可以获得一幅图片的运算结果。针对网络训练过程的前向传播阶段,在网络结构和数据集相同的情况下,对GPU,FPGA,CPU进行了在计算效率和能耗之间的比较。其中在计算效率方面,50 MHz频率的FPGA就可以相较于GPU实现近5倍的加速,相较于12核的CPU实现8倍的加速。而在功耗方面,该FPGA的实现方案只有GPU版本的26.7%。

关 键 词:卷积神经网络  现场可编程门阵列(FPGA)  深度流水  加速

FPGA-based design for convolution neural network
FANG Rui,LIU Jiahe,XUE Zhihui,YANG Guangwen.FPGA-based design for convolution neural network[J].Computer Engineering and Applications,2015(8).
Authors:FANG Rui  LIU Jiahe  XUE Zhihui  YANG Guangwen
Abstract:
Keywords:convolution neural network  Field Programmable Gate Array(FPGA)  deep-pipeline  acceleration
本文献已被 万方数据 等数据库收录!
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