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HEVC帧内预测Planar和DC模式的VLSI架构设计与实现
引用本文:周巍,黄晓东,朱洪翔,郭龙,张仁鹏. HEVC帧内预测Planar和DC模式的VLSI架构设计与实现[J]. 计算机工程与应用, 2015, 51(8): 160-164
作者姓名:周巍  黄晓东  朱洪翔  郭龙  张仁鹏
作者单位:西北工业大学 电子信息学院,西安 710072
基金项目:国家自然科学基金(No.60902101);教育部新世纪优秀人才计划(No.NCET-11-0824);西北工业大学研究生种子基金(No.Z2013063,No.Z2013099)。
摘    要:在研究新一代高性能视频编码标准(HEVC)帧内预测中planar和DC模式预测算法的基础上,分别设计了高效VLSI架构,通过状态机的自适应控制和模块的复用来实现速度的提高和面积的减少。针对planar模式,设计了一种基于状态机自适应控制的寄存器累加架构;针对DC模式,设计了一种基于算法的分割处理架构。实验结果表明,所设计的架构在TSMC180 nm的工艺下最高频率为350 MHz,面积合计为68.1 kgate,能够实现对4∶2∶0格式7 680×4 320@30 f/s视频序列的实时编码,最高工作频率可以达到23.4 MHz。

关 键 词:高性能视频编码标准(HEVC)  帧内预测  planar模式  DC模式  超大规模集成电路(VLSI)架构设计  

Efficient VLSI architecture for Planar and DC mode in HEVC intra prediction
ZHOU Wei,HUANG Xiaodong,ZHU Hongxiang,GUO Long,ZHANG Renpeng. Efficient VLSI architecture for Planar and DC mode in HEVC intra prediction[J]. Computer Engineering and Applications, 2015, 51(8): 160-164
Authors:ZHOU Wei  HUANG Xiaodong  ZHU Hongxiang  GUO Long  ZHANG Renpeng
Affiliation:School of Electronics and Information, Northwest Polytechnic University, Xi’an 710072, China
Abstract:Efficient intra prediction VLSI architecture for HEVC based on the adaptive control of the state machine and the reuse of module is proposed in this paper to realize the increase of the speed and decrease of the area. An accumulation architecture of register is proposed for planar prediction mode and a partition handling architecture is proposed for DC prediction mode. The simulation result shows that the proposed VLSI architecture can achieve 350 MHz on TSMC 180 nm, the total area is 68.1 kgate. The speed of the real-time encoding application can achieve 23.4 MHz for SHDTV7680×4320@30 f/s.
Keywords:High Efficiency Video Coding(HEVC)  intra prediction  planar mode  DC mode  Very Large Scale Integra-tion(VLSI)architecture design
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