基于FPGA的逻辑分析仪连续触发模块设计

该文介绍一种逻辑分析仪数据捕获模式的设计原理与实现方法。该模式主要用于嵌入式软件的测试分析，它不再采用采样的方式来采集数据，而是利用软件插桩与硬件设置触发字相结合的方法来监视系统总线。当程序运行到插桩点时，硬件将产生触发，此时才会主动地到总线上将相应数据与对应的具体时问捕获回来，从而实现有效数据的精确捕获。此外，在FPGA内部采用双RAM交替读写的方式来暂存数据，在不中断程序运行的情况下，实现有效数据的长时间实时存取与分析，提高嵌入式软件性能分析的范围和质量。采用FPGA作为构成硬件架构的基本功能器件，提高了工作速度，使整个设计具具有集成度高、性能稳定、调试方便等特点。该模块在实际应用中得到了验证，并取得了良好的效果。