| 存储级并行与处理器微体系结构 |
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| 引用本文： | 谢伦国,刘德峰.存储级并行与处理器微体系结构[J].计算机学报,2011,34(4):694-704. |
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| 作者姓名： | 谢伦国 刘德峰 |
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| 作者单位： | 国防科学技术大学计算机学院,长沙,410073 |
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| 摘 要： | 随着处理器和主存之间性能差距的不断增大,长延迟访存成为影响处理器性能的主要原因之一.存储级并行通过多个访存并行执行减少长延迟访存对处理器性能的影响.文中回顾了存储级并行出现的背景,介绍了存储级并行的概念及其与处理器性能模型之间的关系;分析了限制处理器存储级并行的主要因素;详细综述了提高处理器存储级并行的各种技术,进行了...
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| 关 键 词： | 存储级并行 微体系结构 Runahead 检查点 值预测 |
Memory-Level Parallelism and Processor Microarchitecture |
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| XIE Lun-Guo,LIU De-Feng.Memory-Level Parallelism and Processor Microarchitecture[J].Chinese Journal of Computers,2011,34(4):694-704. |
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| Authors: | XIE Lun-Guo LIU De-Feng |
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