| 降低时延测试功耗的有效方法 |
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| 引用本文： | 李晓维,李华伟,骆祖莹,闵应骅.降低时延测试功耗的有效方法[J].计算机辅助设计与图形学学报,2002,14(8):738-742. |
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| 作者姓名： | 李晓维 李华伟 骆祖莹 闵应骅 |
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| 作者单位： | 1. 中国科学院计算技术研究所信息网络研究室,北京,100080
2. 清华大学自动化系,北京,100084 |
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| 基金项目： | 国家“八六三”高技术研究发展计划 ( 2 0 0 1A A1110 70 )，国家自然科学基金 ( 6 9976 0 0 2，6 97330 10 )资助 |
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| 摘 要： | 研究时延测试（应用）中的功耗问题，提出一种降低时延测试功耗的测试向量排序方法，该方法利用时延测试向量对之间的海明距离为测试向量对排序，实验研究表明，在不同降低时延故障覆盖率的前提下，测试功耗平均降低90％。
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| 关 键 词： | 时延测试 海明距离 CMOS电路 可测性设计 电路功耗 |
| 修稿时间： | 2001年12月9日 |
Reducing Power Dissipation During Delay Test Application |
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| Li Xiaowei,Li Huawei,Luo Zuying,Min Yinghua.Reducing Power Dissipation During Delay Test Application[J].Journal of Computer-Aided Design & Computer Graphics,2002,14(8):738-742. |
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| Authors: | Li Xiaowei Li Huawei Luo Zuying Min Yinghua |
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| Affiliation: | Li Xiaowei 1) Li Huawei 1) Luo Zuying 2) Min Yinghua 1) 1) |
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| Abstract: | Re ordering the test pairs in the test sequences is introduced to minimize the switching activity of the circuit under test during test application. Hamming distance between test pairs is used to guide their re ordering. This guarantees a decrease in power dissipation without reducing the delay fault coverage. Experimental results are presented to demonstrate a 90% average reduction of the circuit activity for the test application. |
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| Keywords: | delay test power dissipation Hamming distance |
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