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| 一种基于约束求解的Verilog语言静态分析方法 | |
| 作者单位： | ;1.华东师范大学软件学院;2.新思科技有限公司验证组 |
| 摘 要： | 由于硬件描述语言Verilog中存在赋值语句的并发行为,对其验证一直是静态分析技术的一大挑战。针对Verilog程序的正确性问题,提出一种基于布尔约束求解的Verilog验证方法。通过分析Verilog语义特点,采用分步编码的方式对Verilog并发赋值语句进行处理。实验结果显示,该方法能有效地检测Verilog程序中设计的缺陷,并给出错误发生时程序的状态。 |
| 关 键 词： | 硬件设计 静态分析 模型检验 符号执行 约束求解 |
A STATIC ANALYSIS APPROACH FOR Verilog BASED ON CONSTRAINT SOLVING |
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