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基于取指执行时序范畴的多核共享Cache干扰分析
引用本文:陈芳园,张冬松,刘聪,王志英.基于取指执行时序范畴的多核共享Cache干扰分析[J].计算机研究与发展,2013,50(1):206-217.
作者姓名:陈芳园  张冬松  刘聪  王志英
作者单位:1. 国防科学技术大学计算机学院 长沙410073
2. 国防科学技术大学并行与分布处理国家重点实验室 长沙410073
基金项目:国家自然科学基金项目(61272097);高等学校博士学科点专项科研基金项目(20104307110005);国防科学技术大学优秀研究生创新资助项目(B100601);湖南省研究生科研创新资助项目(CX2010B026)
摘    要:在多核结构中,获得并行应用线程的安全、精确的最坏情况执行时间(worst case execution time,WCET)的最大挑战之一在于共享资源的竞争冲突检测.在共享Cache的多核处理器中,线程在共享Cache中的指令可能被其他并行线程的指令替换,从而导致了线程间在共享Cache上的干扰,因此多核结构下线程WCET需要考虑并行线程间在共享Cache上的干扰.在现有的简单地址映射干扰分析基础上,考虑了指令取指执行时序因素对干扰的影响,提出了非干扰状态的充分不必要条件,根据指令的取指执行时序范畴判断线程在共享Cache上的干扰状态.通过排除非干扰状态,可以进一步精确多核结构中线程的WCET估值.理论分析证明了该方法的有效性.实验结果表明,与当前现有的考虑执行周期和基于逻辑访问先后顺序的方法相比,基于时序方法下的WCET估值分别可以提高12%和7%的精确度.

关 键 词:多核体系结构  共享Cache  干扰  取指执行时序  最坏情况下执行时间

Analysis of Inter-Thread Interference on Shared Cache Multi-Core Architectures Based on Instruction Fetch Timing Frame
Chen Fangyuan , Zhang Dongsong , Liu Cong , Wang Zhiying.Analysis of Inter-Thread Interference on Shared Cache Multi-Core Architectures Based on Instruction Fetch Timing Frame[J].Journal of Computer Research and Development,2013,50(1):206-217.
Authors:Chen Fangyuan  Zhang Dongsong  Liu Cong  Wang Zhiying
Affiliation:1(School of Computer, National University of Defense Technology, Changsha 410073) 2(National Laboratory for Parallel and Distributed Processing, National University of Defense Technology, Changsha 410073)
Abstract:
Keywords:
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