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| 多FPGA设计的时钟同步 | |
| 引用本文： | 宋威,方穗明,姚丹,张立超,钱程.多FPGA设计的时钟同步[J].计算机工程,2008,34(7):245-247. |
| 作者姓名： | 宋威 方穗明 姚丹 张立超 钱程 |
| 作者单位： | 1. 北京工业大学电子信息与控制工程学院,北京,100022;北京工业大学北京市嵌入式系统重点实验室,北京,100022 2. 北京工业大学电子信息与控制工程学院,北京,100022 3. 北京工业大学北京市嵌入式系统重点实验室,北京,100022 |
| 基金项目： | 北京市嵌入式系统研究与开发计划 |
| 摘 要： | 在多FPGA设计中，时钟信号的传输延时造成了FPGA间的大时钟偏差，进而制约系统性能。为减少时钟偏差，该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性，对FPGA间的时钟传输延时进行补偿，减少FPGA间的时钟偏差，解决多FPGA的时钟同步问题。 |
| 关 键 词： | 现场可编程逻辑门阵列 时钟偏差 延迟锁相环 |
| 文章编号： | 1000-3428(2008)07-0245-03 |
| 修稿时间： | 2007年4月9日 |
Clock Synchronization in Multi-FPGA Designs |
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| SONG Wei,FANG Sui-ming,YAO Dan,ZHANG Li-chao,QIAN Cheng.Clock Synchronization in Multi-FPGA Designs[J].Computer Engineering,2008,34(7):245-247. | |
| Authors: | SONG Wei FANG Sui-ming YAO Dan ZHANG Li-chao QIAN Cheng |
| Affiliation: | (1. College of Electronic Information & Control Engineering, Beijing University of Technology, Beijing 100022; 2. Beijing Embedded System Key Lab, Beijing University of Technology, Beijing 100022) |
| Abstract: | In multi-FPGA designs, the delay of clock transfer causes a huge clock skew between FPGAs and therefore undermines the system performance. To decrease this skew, a circuit based on Delayed Locked Loop(DLL) circuits is proposed. This circuit links the clock transfer path into the feedback loop of DLLs. Thanks to the delayed locked feature, the delay of clock transfer is compensated. Therefore, this circuit reduces the skew between FPGAs and solves the synchronization in multi-FPGA designs. |
| Keywords: | FPGA clock skew Delayecl Locked Loop(DLL) |
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