| 一种低密度奇偶校验码矩阵的设计方法 |
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| 引用本文： | 刘志贵,刘亮,王雪静,叶凡,任俊彦.一种低密度奇偶校验码矩阵的设计方法[J].计算机工程,2009,35(12):272-274. |
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| 作者姓名： | 刘志贵 刘亮 王雪静 叶凡 任俊彦 |
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| 作者单位： | 复旦大学专用集成电路与系统国家重点实验室,上海,201203 |
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| 基金项目： | 上海市科委登山计划基金，Intel PhD Thesis Sponsorship，上海应用材料研发基金 |
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| 摘 要： | 提出一种以硬件实现的各种条件为约束设计准循环的低密度奇偶校验码的校验矩阵方法,以简化硬件结构,采用行列交换及寻找最大平均环提升译码性能的方法。设计码长为1200的校验矩阵,对该矩阵的译码电路进行RTL实现,采用SMIC0.13μm标准CMOS工艺综合实现660Mb/s吞吐率,面积为3.1mm2,以该方法设计的矩阵可用于实现低复杂度的LDPC译码电路。
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| 关 键 词： | 低密度奇偶校验码 校验矩阵 层调度 |
| 修稿时间： | |
Design Method for Low Density Parity Code Matrix |
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| LIU Zhi-gui,LIU Liang,WANG Xue-jing,YE Fan,REN Jun-yan.Design Method for Low Density Parity Code Matrix[J].Computer Engineering,2009,35(12):272-274. |
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| Authors: | LIU Zhi-gui LIU Liang WANG Xue-jing YE Fan REN Jun-yan |
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| Affiliation: | State Key Lab of ASIC & System;Fudan University;Shanghai 201203 |
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| Abstract: | This paper presents a new method to design the parity matrix of QC Low Density Parity Check Code(QC-LDPC) with the constraints of hardware implementation. The exchanges in rows and columns are adopted to improve the performance. Matrixes with length of 1 200 designed by this method are used to be implemented with RTL code and synthesized with SMIC 0.13 μm standard CMOS technology. It can achieve throughput of 660 Mb/s and area of 3.1 mm2. It is proved that matrixes designed by this method can realize low complexity LDPC decoder circuit. |
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| Keywords: | Low Density Parity Check Code(LDPC) parity matrix layered schedule |
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