| 基于DDR SDRAM 控制器时序分析的模型 |
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| 引用本文： | 程晓东,郑为民,唐志敏.基于DDR SDRAM 控制器时序分析的模型[J].计算机工程,2005,31(17):182-184. |
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| 作者姓名： | 程晓东 郑为民 唐志敏 |
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| 作者单位： | 中国科学院计算技术研究所,北京,100080 |
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| 基金项目： | 国家“863”计划基金资助项目（2002AAIZ1040） |
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| 摘 要： | 定义了时钟单位阶跃信号C（n），提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法；通过对所设计的DDR SDRAM控制器的读写时序的分析，建立了控制器主要信号的时序表达式，并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简单的分析。这种方法可以应用到内存系统的带宽和延时估计方面，比较直观。
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| 关 键 词： | 时钟逻辑方程 DDR SDRAM控制器 时序模型 |
| 文章编号： | 1000-3428（2005）17-0182-03 |
| 收稿时间： | 08 5 2004 12:00AM |
| 修稿时间： | 2004-08-05 |
Timing Logical Expression Based on DDR SDRAM Controller Signals |
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| Cheng Xiaodong,ZHENG Weimim,Tang Zhimin.Timing Logical Expression Based on DDR SDRAM Controller Signals[J].Computer Engineering,2005,31(17):182-184. |
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| Authors: | Cheng Xiaodong ZHENG Weimim Tang Zhimin |
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| Abstract: | The paper defines the clock unit stepping function and proposes a kind of timing logical expression for DDR SDRAM controller signals, establishing the timing sequential expression of the major signals through the analysis of the burst read/write operation of the DDR SDRAM controller. And its also gives an example of application using this kind of timing expression. This method can be used to estimate the static timing delay value and bandwidth of the main memory channel. |
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| Keywords: | Clock logical expression DDR SDRAM controller Timing model |
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