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低功耗高速时钟数据恢复电路
引用本文:孟时光,杨宗仁.低功耗高速时钟数据恢复电路[J].高技术通讯,2016(6):542-549.
作者姓名:孟时光  杨宗仁
作者单位:1. 计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190;中国科学院计算技术研究所 北京100190;中国科学院大学 北京100049;2. 计算机体系结构国家重点实验室(中国科学院计算技术研究所) 北京100190;中国科学院计算技术研究所 北京100190
基金项目:国家"核高基"科技重大专项课题(2009ZX01028-002-003;2014ZX01030101),国家自然科学基金(61521092;61432016),863 计划(2013AA014301)
摘    要:为了降低高速串行接口的时钟数据恢复(CDR)电路的功耗,在研究、分析现有时钟数据恢复结构的基础上,提出了一种新的时钟数据鉴相算法及其电路实现方法。新的电路设计仅使用一个高速采样时钟,比传统的鉴相电路减少一半的采样率,从而减少了前端采样模块的功耗。该鉴相算法采用统计方法减小鉴相时钟的噪声,进而达到很低的误码率。该鉴相算法可使用数字综合的方法实现,工作在较低的频率下,这样便于迁移到不同的工艺中。整个电路使用40nm工艺实现,实际芯片测试数据表明,使用该电路的接收端可以稳定工作在13Gb/s的速率下,功耗达到0.83p J/bit,误码率低于10E-12。

关 键 词:低功耗接收端  高速串行接口  时钟数据恢复(  CDR)

A low power architecture of high-speed clock and data recovery circuit
Abstract:To reduce the power consumption of the clock and data recovery ( CDR) circuit of a high speed serial inter-face, a novel phase detecting CDR was presented and it was implemented based on the study of existing CDR algo-rithms.The new design only used one sampling clock under high speed, so the sample rate can be reduced to half of the traditional phase detecting architecture and the power consumption of the front sampler can be reduced.The proposed phase detecting algorithm employed a statistic method to diminish the clock jitter during phase detecting period to reach lower bit error rate ( BER) .The phase detecting algorithm can be implemented using digital synthe-sis method and it works at lower frequency so it can be easily port to other technologies.The whole circuits was manufactured using 40nm CMOS technology, and the chip test results demonstrated that the designed architecture worked at 13Gb/s with the BER less than 10E-12 and the power efficiency was 0.83pJ/bit.
Keywords:low power receiver  high-speed serial interface  clock and data recovery ( CDR)
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