|
|||||
|
|
| 基于FPGA实现的减小DRAM延迟的Cache的设计 | |
| 引用本文： | 王玥,付强.基于FPGA实现的减小DRAM延迟的Cache的设计[J].建造师,2011(1). |
| 作者姓名： | 王玥 付强 |
| 作者单位： | 广西工学院鹿山学院 |
| 摘 要： | 本文的Cache是本人为网络安全加速卡NSA所设计的,它主要用来消除DRAM(Dynamic Random Access Memory)的延迟时间,加快系统运行速度.由于此项目是用FPGA实现的,所以本文采用FPGA内部的CAM(Content Addressable Memory)和RAM(Random Access Memory)来实现Cache以达到减小DRAM延迟的目的.与传统Cache相比它简单容易实现、节省FPGA内部资源而且性能又不比传统Cache差.它加快了数据的返回速度,提升了系统性能. |
| 本文献已被 万方数据 等数据库收录！ | |