基于可观概念的系统故障可测性研究

在动态系统故障诊断中,如何选择测试位置是一个非常重要的问题,它是系统可测性设计 的重要内容.本文从系统可观的概念出发,对此问题作了研究.研究结果表明:最差的可测 性是在对应于观测阵的最小特征值的特征向量方向上.在这一方向上增加测试,可在最大程 度上改善系统的可测性能.最佳可测性对应于观测阵的所有特征值均相等.文中还就如何利 用上述结论解决模拟电路故障诊断的测试点优选问题作了讨论,并给出了例证.     

VHDL RT级可测性检查和改进

在VHDL RT级综合的基础上，提出了在RT级进行电路可测性检查和改进方法。与一般的可测性分析方法不同，该文不是基于对电路的可控制性和可观察性的量化分析，而是通过检查和改进可测性不佳的局部设计，使得整体电路的可测性得到提升，达到高故障覆盖率。     

一种基于可测性的寄存器分配算法

提出了一种在高层次综合的寄存器分配过程中考虑可测性的算法，该算法在将一个调度好的CDFG（Control Data Flow Graph)的变量分配到相应的寄存器的过程中，通过对未能分配复用到输入、输出寄存器的变量进行可测性处理，达到提高设计可测性的目的，同时在进行可测性处理的时候，定义了CDFG的节点的可测性测度方法。     

基于扫描D触发器的可逆电路测试综合方法

为了实现可逆逻辑电路的可测性设计,充分利用可逆逻辑电路中存在的输出引脚,提出一种可逆逻辑电路测试综合方法.通过定义可逆逻辑门的可观性值和可控性值的计算方法,对可逆逻辑电路的可测性进行建模;通过插入观察点,制定了可逆组合逻辑电路可测性实现方案;通过对现有的D触发器进行改造并构建全新的扫描D触发器,制定了可逆时序电路的可测性逻辑实现方案;最后分析了扫描D触发器的工作特点,规范了测试步骤,建立一种可逆逻辑电路的测试综合方法.实验结果表明,与现有方法相比,文中方法插入观察点代价平均增加不到1%,但电路的可观性平均能得到24%的改善.     

高层次综合中的可测性模块分配方案

高层次综合中的模块分配会直接影响到寄存器分配方案,进而影响到综合后电路的面积、时延、功耗和可测性.为此提出一种面向可测性的模块分配方案.在讨论了考虑可测性的模块分配原则之后,提出面向可测性的模块分配的权重图模型,并在此基础上给出基于权重图的可测性模块分配算法.按照最大可测性提高的原则,通过动态地修改权重对模块进行考虑可测性的均衡分配,并最终输出模块分配方案.对标准电路进行实验的结果表明,除了较小的面积开销外,采用文中方案的电路的可测性优于其他方案.     

分布式加权离散事件系统的协同可测性

针对状态转移会携带对应定量信息的分布式系统的可测性问题以加权自动机为模型，研究其协同可测性。首先对分布式加权离散事件系统的强协同可测性和弱协同可测性进行形式化；随后提出基于各分站点观察器构造协同观察器的算法，并得到分布式加权离散事件系统强协同可测性和弱协同可测性的充要条件；最后，给出协同可测性在无线传感器网络系统的一个应用实例。     

扫描设计中扫描链的优化

提出了扫描法可测性设计中扫描链的优化方法。采用交迭测试体制和区间法能快速求出最优解。对于确定的测试向量集，用该方法构造的扫描链能使电路总的测试时间最少。     

测试算法评估及可测性预报系统

测试算法评估及可测性预报系统使用回归分析和遗传算法,为测试生成算法建立可测性参数的预报模型,使得对于给定电路,不必实际运行各测试生成算法,就可以快速评估并预报出最适合的算法。本文整体介绍了这一系统,并对其中各主要模块作了重点描述。     

门时滞故障的可测性分析

测试问题日益成为VLSI发展中的瓶颈问题,为了减少测试的困难,人们普遍接受的途径是在设计过程中就考虑电路的可测性,即采用可测性设计(DesLgn fo:Testab;lity)方法以减低测试成本。在可测性设计过程中可测性分析是极其重要的一环,所谓可测性是一种定量的测度,表示系统测试难易或测试性价比合理的程度。通过可测性分析人们可以找出电路中较难测试的区域,以便修改设计,降低     

IIR滤波器的测试及可测性设计

基于加法器测试生成,提出了无限脉冲响应(IIR)滤波器的一种通用可测性设计、测试方案.在测试模式下,通过切断IIR滤波器中的反馈回路提高了该设计的可测性.通过复用原电路中的部分寄存器和加法器来提高其可测性,降低了额外的测试硬件面积开销.该方法能在真速下高效地侦测到IIR滤波器基本组成单元内的任意固定型组合失效,没有降低电路性能.     

模糊离散事件系统的可测性

针对模糊离散事件系统的可测性问题，提出一种基于不可区分串的可测性判定方法。首先引入不可区分串概念以刻画对任一极小可观测事件具有相同的可观察行为；然后构造一个基于极小可观测事件的观察器，建立不可区分串与观察器中非单元循环的一一对应关系，并由此得到模糊可测性的充要条件。同时，也给出一个验证模糊离散事件系统可测性算法。通过实例分析，说明模糊离散事件系统可测性的应用。     

一种兼顾可测性和互连造价的资源分配算法

提出了一种基于加权相容图的资源分配算法——WCGRAA,给出了一个与可测性和互连造价相关的权值公式,并运用一种改进的加权团划分算法对加权相容图进行处理,从而实现了在资源分配过程中兼顾电路可测性和互连造价的可能。实验结果表明该文所提出的资源分配算法对电路的可测性和互连造价两方面都有所改善。     

基于边界扫描的混合信号电路可测性结构设计

在深入研究IEEE1149.1及IEEE1149.4标准的基础上,设计并实现了符合标准的混合信号电路边界扫描可测性结构各组成部分,包括测试访问口控制器、数字边界扫描单元、模拟边界扫描单元、测试总线接口电路及测试寄存器;构建验证电路进行了测试验证。测试结果表明,所设计的混合信号电路可测性结构是可行的,并可以应用到混合信号电路中提高电路的可测试性。     

数字系统单加权集下随机测试生成方法

为在不引入额外的硬件开销以下较短的测试序列获得较高的故障覆盖率，提出一种基于细胞自动机（CA）的数字集成电路加权随机测试方法。该方法利用可测性测度建立反映故障侦查代价的可测性代价函数，对此函数的寻优得到被测电路主输入处的权值，再由一维混合型CA实现了该权值下的随机序列。对标准电路的实验验证了该方法是一种有效的、且便于BIST的应用的测试生成算法。     

一种非线性模拟电路的可测性判定方法

针对支路诊断法分析了电路的可测拓扑结构和可测拓扑条件,提出了可测性分析和可测性设计方法.在可测性设计过程中,通过适当地改变拓扑结构与可及节点的个数和位置,对电路中单故障和多故障的可测性予以判定.最后将该方法运用于非线性模拟电路的可测性问题分析.实验结果验证了该方法的有效性.     

电路结构特殊点及可测性研究

电路结构上一些特殊点对于电路的测试影响很大,通过对电路结构上一些特殊点的性质、作用、它们之间的相互关系,以及电路结构可测性与这些点的关系进行研究,按照它们的作用大小进行排序,从而加快确定性测试码的生成速度,减少回溯次数和缩短回溯时间,提高其可测性。     

基于SOC测试的IEEE P1500

随着集成电路技术的飞速发展以及SOC系统的出现,电路的测试难度在不断增大,严重制约了SOC技术的发展,文中从SOC可测性设计出发全面介绍IEEEP1500,通过研究对比当前适用于SOC领域的测试方法,着重讨论了其在SOC测试方面应用的优点和不足。     

一种专用MCU芯片可测性设计的实现

由于ＭＣＵ芯片的结构非常复杂,设计时采用一般的从结构出发的可测性设计技术（包括ＤＦＴ和ＢＩＳＴ）将使电路的规模大大增加。根据ＭＣＵ具有指令系统的特点,从功能测试的角度出发,提出了一种在ＭＣＵ设计中加入规模很小的模式选择电路,对部分电路作较小改动就使芯片内的各块电路都可被测试的方法。在完成了可测性设计后进行了仿真。     

多层印刷线路板测试点自动生成算法

根据国内ＰＣＢ制造行业的现状,为了解决人工确定测试点效率低助理铁出错的问题,文中提出了一种多层印刷线路板测试点自动生成的算法。该算法首先求取ＰＣＢ的连通网络,在连通网络的基础上按照测试要求自动提取测试点集,经厂家使用验证,具有良好的效果。     

一种基于动态可测性测度的快速识别逻辑冗余故障的方法—DRFM

在测试生成之前,借助可测性分析方法,以线性时空开销识别数字电路的冗余故障是个至今尚未解决的问题.本文在文献[8,9]的四值动态代价分析的基础上,首次采用动态相关信号模型,提出了动态约束四值测度方法DRFM.DRFM能精确描述实用电路中常见的冗余故障,它识别一个冗余故障所需的时间为电路门数的线性增长函数.