基于PCI的激光标刻控制系统研究

介绍一种基于PCI总线的激光标刻控制系统设计.系统采用PLX公司PCI总线控制芯片PCI9052作为接口芯片;采用Altera公司的CPLD控制器件EPM7064和AHDL编程语言,设计IP软核,实现局部总线的译码及功能电路的逻辑控制;基于IP核的PWM控制电路控制时钟取自33 MHz的PCI总线时钟,分频获得8位控制精度的PWM占空比调节,实现了高精度的固定频率和可变频率的PWM信号输出.配合硬件设计开发了测试软件和激光标刻应用软件,加快了硬件的设计过程和推广应用.     

一种基于AMBA总线的三线制同步串行接口设计

针对航天工程领域中对远距离遥测遥控的需求,本文设计实现了一种基于AMBA2.0 APB总线的三线制同步串行通信接口.该接口采用独立的收/发数据通道,在门控和同步时钟的约束下同外设进行串行数据的传输.接收器在同步时钟的上升沿采集数据；发送器在时钟下降沿送出数据.接口内部收/发器集成了FIFO,实现了对收发数据的缓存功能.目前该接口实际应用,可有效满足数据通信的功能性和效用性要求.     

基于APB总线接口的SPI协议IP核的设计与验证

基于APB总线接口,设计了一种可灵活配置为Master／Slave模式、设置传输速率、支持DMA功能并适用于4种时钟模式的SPI协iK．IP核。首先介绍7SPI协议标准,然后详细说明了该IP核的系统结构、接口信号和子模块设计,并使用TVerilogHDL语言实现硬件设计。最后通过了FPGA时序仿真,验证了该设计的正确性。该IP核已成功用于一款通信芯片,证明了该IP核在实际工程中的可行性。     

应用于GPS导航基带芯片的SPI IP核的设计和验证

基于APB总线接口,设计了一种可设置传输速率、支持DMA功能并能适用于4种时钟模式的SPI IP核。首先介绍了SPI协议标准,然后给出了该IP核的系统结构和各子模块设计方法,并使用Verilog HDL语言实现硬件设计,最后通过Synopsys EDA软件和FPGA硬件协同仿真来验证设计的正确性。目前,该SPI IP核已经成功应用到导航基带芯片ATGB03上,证明了该设计在实际工程中的可行性。     

一种I2C总线控制器的接口设计

为了实现片上系统芯片与外围设备之间的通信,介绍一种从外围总线（APB）到I2C总线的接口设计。对整个系统按照功能进行了模块划分,阐述了APB总线接口的设计和寄存器配置、I2C总线控制器中的状态划分和状态机设计以及时钟产生模块的实现。设计中采用了异步先进先出来同步APB总线和I2C总线之间的数据交换。对整个设计进行了功能仿真,实现了系统在100 kbps和400 kbps两种工作模式下的数据传输。设计完全满足通信的速率要求。     

具有四个输出并基于微处理器的双定时器

基于Freescale半导体公司MCC908QY型8位闪存微型计算机的图1所示电路，可提供一个低成本通用双定时器．该定时器可代替单触发电路。您可以通过修改汇编语言软件来满足特定应用要求。该电路采用微处理器IC1的内部12．8MHz时钟振荡器。内部时钟除以4即获得3．2MHz时钟频率，此频率进一步除以定时器预定比例64即获得50kHz时钟。将定时器模数计数器除以50000．可获得可产生1次／秒实时中断与主定时间隔的1Hz时基。     

可重用IP核设计技术研究

介绍了SoC设计方法和IP复用技术现状,探讨了可重用软IP和硬IP的设计方法、软IP设计应遵循的基本原则以及硬IP设计中的接口设计、时钟设计、测试结构设计和布局布线设计等若干个关键技术问题。基于硬IP设计思想,设计一锁相频率合成器IP模块。该模块由5个电路模块构成,集成了频率合成及自动调谐所需的主要部件．该模块在CSMC-HU的0．6μm CMOS工艺线上流片。     

分层验证法在基于AMBA系统中的应用

在基于AMBA(Advanced Microcontroller Bus Architecture，先进的微控制器总线体系结构)的系统中，用户设计的模块和第三方IP模块与AMBA AHB(Advanced High—performance Bus)和AMBA APB(Advance Peripheral Bus)总线相连，如图1所示。分层验证方法能够跨越总线边界应用于AHB和     

基于CPLD的任意整数半整数分频器设计

在电子系统的设计中经常需要对输入时钟信号进行分频,以满足不同系统设计模块的需要。分频方法很多,但设计方法简单且具有一定通用性的较少,而在基于CPLD(复杂可编程逻辑器件)的系统设计中,利用时钟的上升沿和下降沿控制计数器产生两路输出波形,对这两路波形进行逻辑或操作,进而可简易实现对输入时钟信号进行任意整数和半整数分频,其中整数分频为等占空比,半整数分频的高低电平只差半个输入时钟周期。     

基于FPGA的高重频激光模拟器频率控制

由于高重频激光模拟器激光频率变化范围大、精度高,通常采用的计数器分频固定频率时钟的方法无法满足系统要求．本文设计了一种基于FPGA片内PLL＋数据库的实现方式,通过分频变频时钟可以大幅度提高激光频率在变化范围内的精度。     

基于单片机的智能电子时钟的设计与应用

电子时钟的发展日新月异,简单的系统设计将无法满足当今需求。文章所用的单片机是一种微控制器,它集多种接口于一体,包括CPU,RAM,ROM,定时器,计数器等。从功能出发,设计出一个达到各项指标符合大众需求的多功能数字时钟,它集小体积、强功能、同步按键于一体,采用C程序设计语言,能够弥补以前电子时钟的缺点。     

CAN总线检测系统的多接口设计研究

为了使得CAN总线网络通信更加便捷,提高CAN总线设备检测效率,基于ARM和FPGA设计了一种CAN总线检测系统。在设计硬件电路时采用了功能模块化方法,对ARM模块、FPGA模块和CAN总线接口电路分别进行具体的设计。在FPGA内部采用了自顶向下的方法进行逻辑设计。在设计中针对多接口集成问题,采用ARM微控制器设计了USB和以太网两种接口,且两个接口可独立工作并完成数据交互。完成设计后,进行了仿真验证和硬件调试,结果表明该检测系统可有效实现CAN总线数据的检测和相关测试。     

直接测量微控制器总线时钟的程序

飞思卡尔（Freescale）公司的HC08与最新HCS08微控制器系列都是多功能的外设模块。它们使用的时钟发生器也没有特殊之处,可以是内部时钟（省出了I／O脚）,也可以是外接晶体或振荡器。一旦选定了时钟源,就有多种选择控制最终的总线频率。例如,为MC9S08GB微控制器连接一个32768Hz晶体就可以使用FLL（锁频环）生成高达18.874MHz的多个总线频率。     

USB2．O设备接口IP核的OPB接口技术研究和实现

USB接口已经成为嵌入式系统与PC连接的首要选择。为了将USB2．0设备接口IP核和PowerPC微控制器集成,需要解决USBIP核和OPB总线分处不同时钟域,以及IP核内部内存映射的问题。为此我们根据OPB总线协议,研究和比较了OPB总线与IP核连接的两种方式,并利用集成了PPC405核的FPGA对这两种桥接方式进行验证,证明该接口设计是可行的。     

特殊分频电路设计

在数字系统中各个模块所需的时钟频率往往不相同,通常采用分频的方法由系统时钟得到所需频率。计数器作为一种典型分频电路有容易实现、波形均匀等优点,其遵循二分频原理也就要求在应用中系统时钟必须是输出频率整数倍为前提。详细介绍了2种特殊的分频电路积分分频电路和半整数分频电路,这2种电路分别基于分数分频和小数分频的原理,突破了计数器电路的局限性,具有较高的应用价值。     

LPC214x系列微控制器中的I^2C总线接口实现

详细介绍了LPC214x系列微控制器中I^2C总线接口的模块组成及其功能。给出了LPC214x系列器件片内I^2C总线接口的工作流程以及操作过程。同时给出了其接口仲裁过程及串行接口时钟同步时序。     

NI发布最快速16位模拟输出模块

近日 ,ＮａｔｉｏｎａｌＩｎｓｔｒｕｍｅｎｔｓ引入最快速 16位模拟输出模块 ,进一步扩展了高速数据采集产品系列。利用 16位ＮＩＰＣＩ 6 731和ＮＩＰＣＩ 6 733模拟输出模块 ,可在某频率下以更高精度来控制波形振幅 ,而这种频率以往通常由低分辨产品实现。该模块提供每通道 1ＭＳ/ｓ ,16位高密度模拟波形输出。其中ＮＩＰＣＩ 6 731有 4路输出 ,ＮＩＰＣＩ 6 733有 8路输出。均带有 2个计数器 /定时器和软件控制功能 ,同时其板上带有的定时信号功能使其适合高级应用和复杂系统。模块上还带有实时系统集成总线(ＲＴＳＩ) ,以便与ＮＩ其他…     

东芝TV超级芯片TMPA8807PSN/TMPA8809CPN

TMPA8809CPN是适用于PAL/NTSC制的超级芯片,共有64只引脚,采用 DIP封装,微控制器 MCU内部集成有 8位CPU、ROM、RAM、I/O端口和定时器/计数器,此外还有模数变换器、屏显OSD控制器、遥控接口、I2C总线接口以及封闭字幕解码器(用于NTSC-M制);而TV信号处理部分,内部集成有图像中频P     

每月新品

MCU/DSP MB91F467D：MCU富士通微电子推出专为下一代汽车应用而设计的闪存MCU-MB91F467D(0．18μm)。该款带1MB嵌入式闪存的32位MCU具有1088KB存储空间。闪存和I-bus、F-bus均可相连,片上预取和灵活的高速缓冲确保了存储器的最佳性能。64KB的嵌入式RAM和外置的总线接口(32位数据,26位地址)可以用来连接外部存储器。三个CAN接口分别独立拥有32个消息缓冲器,五个LIN-UART中四个带有16Byte Rx和TxFlFOs,以加快通信速度。该器件具备8个自由运行定时器,8通道ICU和4通道OCU模块的时基,还有8个重装定时器、3个上升/下降计数器和一个RTC模块,所有定时器可在4MHz主晶振频下或32 kHz子时钟晶振频率下工作。     

基于PXI的水声信号采集和回放模块设计

介绍了采用PCI专用芯片和CPLD实现PXI接口功能的水声信号采集和回放模块设计方法。该模块包括接口部分和功能电路部分,能够完成1路采集和4路回放。其中PXI总线负责各种芯片的初始化和控制,并通过测试系统反馈的数据监测整个测试过程。CPLD完成DDS等器件的时序和PCI接口芯片控制等。该模块不仅可用于多普勒速度声纳的测试,同时也可以作为通用的波形采集和回放模块,用于声纳系统陆上仿真平台等。