直接数字频率合成器(DDS)的频谱分析

与PLL频率合成器相比较 ,数字频率合成器 (DDS)有合成频率相对范围宽、频率切换时间短、合成频率精度高等优点 ,因而应用较广。但由于DDS的数字特征 ,DDS输出的频谱特性不易分析。文章在阐述DDS(以SIN输出DDS为例 )结构和工作原理的基础上 ,引导出一种DDS频谱的分析方法 ,谨供DDS的使用者参考。     

DDS调制器AD7008及其在通信系统中的应用

ＤＤＳ调制器ＡＤ７００８可实现调频，调相，调幅及数字解调，并且容易与微机接口，因此具有非常广泛的应用。本文介绍了该器件原理和性能特点，还介绍了实现应用电路。     

直接数字式频率合成器的相位截断误差的分析

介绍了直接数字式频率合成器的原理以及相位截断的概念，并给出了相位截断误差的表达式，最后给出了直接数字式频率合成器无相位截断点头的设计方法，并给出了实验结果。     

基于DSP处理器的加法器的设计

从延迟、功耗、面积等方面对加法器的实现方式性能的比较，适应兼容TMS320C54XDSP处理器的高速、低功耗的需要和结构特点，而采用超前进位加法器的两种设计方案，通过两种方案性能对比和结果分析，最终采用4位一组的分组结构．完成了DSP处理器的40位加法器的设计。     

直接数字式频率合成器相位截断误差的分析

介绍了直接数字式频率合成器的原理以及相位截断的概念,并给出了相位截断误差的表达式,最后给出了直接数字式频率合成器无相位截断误差的设计方法,并给出了实验结果。     

基于逻辑结构的超前进位加法器的设计

通过对计算机加法器的研究,从门电路标准延迟模型出发,在对超前进位加法器逻辑公式研究的基础上,在主要考虑速度的前提下,给出了超前进位加法器的逻辑电路的设计方案。主要对16位、32位加法器的逻辑电路进行分析设计,通过计算加法器的延迟时间来对比超前进位加法器与传统串行进位链加法器,得出超前进位算法在实际电路中使加法器的运算速度达到最优。     

一种基于55nm工艺的超前进位加法器设计

加法器作为数字电路中的重要组件,其计算速度对系统性能至关重要。本文对加法器电路进行了深入研究,基于4进制Kogge-Stone树结构和多相时钟控制改进后的多米诺动态电路,设计了一种64位超前进位加法器,并完成全定制版图设计。该加法器采用55nm CMOS工艺,在3.7 GHz的时钟频率下,关键路径延时为372 ps,平均功耗为24.47 mW,功耗延时积为9.1 pJ,版图总面积约为29482μm2。这些结果显示,所提出的设计方案在性能方面取得了显著的改进。它不仅提高了加法器电路的计算速度,还有效降低了功耗和占用的芯片面积。     

32位DSP加法器部件的研究与设计

加法器在微处理器数据通路中的应用非常广泛，它的速度也是影响系统性能的关键之一，本文参考了现有的几种典型的加法器原理和结构，针对预研课题某DSP处理器的性能要求，设计了两种超前进位结构加法器，在EP1C20芯片上进行综合并对比各项参数，找出了适合的40位的超前进位加法器设计方案。     

混合仿真下DDS的改进研究与实现

基于高性能FPGA实现的DDS电路是某些对于控制方式、置频速率等方面有特殊要求场合的最佳选择。通过把DDS的核心部件——相位累加器改进为回旋相位累加器,使得存储波形数据的ROM空间降低50%,频率分辨率提升了1倍。另外,在QuartusⅡ,VC与Labwindows/CVI的混合仿真环境下,使得设计完全避免了硬件平台的限制,增加了硬件实现的成功率。     

一种静态电路兼容的4GHz 64位动态加法器设计

设计了一个与静态电路兼容的64位动态加法器,采用嵌入逻辑的动态触发器,以及多相位时钟技术,实现了与上、下级静态电路的接口.在加法器内部采用稀疏先行进位策略平衡逻辑路径长度以降低内部负载,提高性能.在STMicro90nmCMOS工艺下,该加法器可工作在4GHz时钟下,功耗45.9mW.     

基于修正ANT逻辑高速树形32 Bit Carry Lookahead加法器

一种用修正全NMOS管逻辑（ANT）实现的树形结构高速32bit carry Lookahead加法器,使用两相时钟动态CMOS逻辑、修正不反向ANT逻辑和二进制树形结构实现。该加法器运用0．25μm工艺,文中给出了修正ANT逻辑中所有晶体管的宽长尺寸和仿真结果,最高工作频率为2GHz。计算结果在3．5个时钟周期后有效。     

DDS信号产生电路相位噪声的分析

相位噪声是制约DDS用于高稳定频率源的的关键指标。文中定量给出了DDS内部相位截断误差、幅度量化误差、DAC以及参考时钟源对相位噪声的影响，并着重分析了DDS外围电路对相位噪声的影响，讨论了相位噪声恶化的原因，给出了进行电路设计时需要注意的一些事项，对设计低相噪DDS信号产生电路有很大的帮助。     

基于DDS的低相噪频率综合源设计

分析了相位累加器截断、波形ROM有限字长、DAC等对直接数字频率合成器(DDS)相位噪声的影响，得出了DDS芯片本身对输出信号相位噪声影响很小的结论。给出了采用AD9854芯片构成的低相噪频率综合源的硬件组成以及系统实测的相位噪声、杂散技术指标。     

一种基于DDS的宽带频率合成的设计

针对高性能DDS芯片AD9858设计宽带频率合成器,分析DDS的工作原理,给出宽带频率合成器的原理框图和实现过程,并对软件控制流程进行了详细说明,结合理论对系统的相位噪声和杂散性能做了简要分析和计算,最后获得测试结果验证了基于AD9858宽带频率合成器有较好的相位噪声和杂散,达到了预期的目标。     

超前进位加法器的优化设计

在对超前加法器逻辑算法分析的基础上,介绍了一种优化设计方法。宽位加法器采用多层CLA（ Carry Look-ahead Adder）块技术,按四位为一组进行组间超前进位,减小硬件延时,达到并行、高速的目的。并在晶体管级重点对全加器进行优化设计,从而降低整个电路的延时、面积和功耗。仿真结果表明,在SMIC65 nm工艺下,设计出的16位超前进位加法器,其延时,面积,功耗相比传统结构都有了明显的改善,达到了优化的效果。     

DDS信号源的FPGA实现

采用直接数字频率合成技术（DDS）,通过数字控制相位信号的增量在FPGA中实现频率可调的信号发生器,所产生的信号不仅幅度频率灵活可调,并具有频率分辨率高、切换速度快、相位噪声低等优点,因而该系统设计在相关的科研实践中具有重要意义。     

DDS相位截断杂散谱精确分析方法的改进

直接数字频率合成器(DDS)相位截断误差序列是DDS输出信号误差的主要来源,很有必要对DDS相位截断误差序列的谱进行研究。文献[1]提出了DDS相位截断杂散谱的精确分析方法,该文对DDS的相位截断杂散谱精确分析方法进行改进,提出一种新的精确分析方法,通过这种方法可以方便地确定不同频率控制字的杂散谱分布。此外新方法对改进算法与原算法的性能进行了分析,通过比较,改进算法的计算量明显比原算法的计算量要小,易于仿真。