高效能ESCA协处理器验证技术研究

处理器结构的日益复杂使得对处理器功能进行有效验证变得越来越重要和关键。基于一款高效能计算协处理器ESCA,讨论了边界值验证、等价类验证和决策表验证等三类验证方法在ESCA处理器功能验证中的具体实现,并针对ESCA处理器中不同功能模块的基本特性提出了一种综合验证方法。实验结果表明,采用综合验证方法进行的ESCA处理器功能验证,不仅高效保证了验证案例集的生成,而且以较少的验证工作量实现了100%功能覆盖率,有效减少了ESCA处理器功能验证时间,提高了验证效率。     

高效能ESCA协处理器验证技术研究

处理器结构的日益复杂使得对处理器功能进行有效验证变得越来越重要和关键。基于一款高效能计算协处理器ESCA,讨论了边界值验证、等价类验证和决策表验证等三类验证方法在ESCA处理器功能验证中的具体实现,并针对ESCA处理器中不同功能模块的基本特性提出了一种综合验证方法。实验结果表明,采用综合验证方法进行的ESCA处理器功能验证,不仅高效保证了验证案例集的生成,而且以较少的验证工作量实现了100%功能覆盖率,有效减少了ESCA处理器功能验证时间,提高了验证效率。     

基于SOPC的网络处理器原型设计

网络处理器是一种支持网络协议高速实现的特殊CPU。首先详细分析了网络处理器的结构、功能以及设计的关键技术，然后提出了采用SOPC(System On Programmable Chip)技术实现网络处理器芯片原型的方案，使用该原型可对网络处理器设计中的各种关键技术进行验证。     

一个VLIW处理器验证平台的设计

本文主要针对VLIW结构的处理器结构特点，提出了一种基于伪随机和模块化指令流激励的面向对象的逻辑验证平台的设计方法，提高了处理器验证的覆盖率和效率。验证人员可以在平台上协同工作，开发相应的验证程序，完成指定的逻辑功能验证任务。实验结果表明该平台的建立解决了逻辑功能验证的瓶颈，该平台具有高效、灵活、易用和维护性好等特点。     

一种支持SIMD指令的流水化可拆分乘加器结构

乘加器是媒体数字信号处理器的关键运算部件。该文结合32位数字信号处理器芯片MD32开发（“863”计划）实践，提出了一种流水化可拆分的乘加器硬件实现结构，通过对乘法操作的流水处理实现了200MHz工作频率下的单周期吞吐量指标，通过构造可拆分的数据通道实现了对SIMD乘法指令的支持，支持4个通道16位媒体数据的并行乘法，大大提升了处理器的媒体处理性能。文中对所提出的乘加器体系结构，给出了理论依据和实验结果，通过MD32的流片实现得到了物理验证。     

基于AHB总线的RISC-V微处理器设计与实现

在嵌入式应用中,为了满足小面积低功耗的设计需求,设计了一种支持RISC-V指令集架构的微处理器,系统采用2级流水结构,实现了RV32IMAC指令集。处理器采用AHB总线作为片上互连总线,可方便调用外部IP核进行功能拓展。在VCS环境下验证了该微处理器的逻辑功能,仿真结果表明该微处理器能够正常稳定运行。在面积、功耗和性能等方面与蜂鸟E203处理器以及ARM Cortex-M系列处理器进行了对比,该设计比蜂鸟E203处理器面积小了6%,功耗和性能上与Cortex-M0处理器相当。分析结果表明该处理器较适合在小面积、低功耗的嵌入式应用领域进行开发。     

网络处理器的原型验证技术

介绍一款网络处理器的设计方案,根据该网络处理器体系结构的特点,论述针对数据处理内核的原型验证技术。讨论原型验证平台的结构,在采用多片FPGA进行原型验证时要考虑复位时序、时钟同步等因素,以及原型验证过程。实验结果表明,该原型验证平台有效验证了网络处理器核心部件的设计功能。     

Cell异构多核处理器上流水并行优化技术*

针对如何发挥异构多核处理器的优势从而提高程序执行效率的问题,提出了Cell异构多核处理器上实现线程同步流水并行和迭代同步流水并行两种优化技术,该优化技术可以有效地提高非规则写和控制结构非规则的执行速度。通过在Cell处理器上对NAS benchmarks中的IS、EP、LU以及SPEC2001中的MOLDYN进行测试,结果表明该流水并行方案有效地改善了临界区和flush操作的执行效率,明显地提高了程序的执行速度。     

X86平台上Open64软件流水的设计与实现

由于缺乏相关硬件功能,Open64编译器的软件流水技术没有面向X86处理器的版本。为此,提出一种适用于X86平台的Open64软件流水实现框架。利用软件实现处理器的部分硬件行为,通过循环过滤方法剔除不适用的循环。针对缺乏循环寄存器文件的问题,设计寄存器分配算法达到使用通用寄存器的目的,并添加模变量扩展模块以保证执行的正确性。实验结果表明,与循环展开方案相比,该框架可使系统平均获得9%的性能提升。     

基于约束的处理器接口随机测试模型

提出了一种处理器接口测试模型，并给出了具体实现方案。该测试模型将仿真测试的方法应用于处理器接口测试，在激励生成中采用基于约束的随机测试生成方法。结果表明，基于约束的处理器接口随机测试模型的覆盖率达到83.68％，能够快速有效地完成处理器接口部件的功能验证。     

“龙腾R2”微处理器模块级验证

针对"龙腾R2"微处理器验证过程中的存在验证规模大,人力资源不足的问题,采用流水线模型构建随机的指令序列生成器,搭建以功能覆盖率为导向的自动化验证平台;该平台在仿真验证过程中能根据处理器的运行状态及覆盖率实时地调整指令流以侧重当前验证不充分的功能模块,实现自动化验证;通过仿真,与传统方法相比,在达到同等验证程度的情况下,使用该平台验证周期明显缩短,同时验证覆盖率也有所提高。     

随机测试程序生成器研究

随机测试是微处理器设计过程的重要环节,按照一定原则生成的随机指令序列,能够构造出指令组合的各种情况,达到比较好的测试强度和较高的覆盖率。介绍了一种基于模拟器的动态随机测试程序生成器的实现机制,此生成器用多个状态机来抽象整个被测处理器的可能行为,具有简单和高效的特点。给出了测试的统计数据。随机测试生成器对清华大学具有自主知识产权的微处理器的测试过程中取得了良好的测试效果。     

使用形式化验证方法进行流水线验证

随着流水线技术的广泛应用,流水线设计的验证问题也越来越受到业界的关注.本文提出的方法作为自上而下验证方法的一部分,可以在指令级对流水线设计的正确性进行检验.本文从控制逻辑的角度对流水线的行为进行分析,通过为控制逻辑建立FSM表示,以及采用NuSMV作为验证工具,达到对流水线的自动验证.这种方法的优势在于是以流水段为单位进行检验,这种局部验证的方法不但可以降低建模和检验的复杂度,还可以极大地缩短验证时间.     

Java处理器关键技术分析

传统的Java程序利用软件Java虚拟机(Java Virtual Machine,JVM)对Java字节码文件进行解释或二次编译后交由本地CPU执行,其运行速度大大受限,而硬件JVM处理器可直接执行Java字节码,因而大幅提高了Java程序的运行速度,所以硬件JVM处理器是突破Java程序性能瓶颈的最有效方法.本文以Jop Java及picoJava为例,根据Java虚拟机的规范分析了硬件JVM处理器中最重要的流水线结构、堆栈结构及操作的实现方式、指令折叠技术和字节码与微码的映射技术,并提出了改进措施.     

Proto-Perf：快速精确的通用处理器原型系统性能评估方法

性能验证及评估是通用处理器设计实现过程中最重要且必须实施的关键步骤之一.高效的通用处理器原型系统性能评估方法不仅可以帮助处理器设计人员在处理器设计阶段尽早地定位性能设计缺陷,而且还可以在设计流片前验证处理器能否达到性能设计预期.然而,对处理器原型系统进行完整的性能测试需要运行较长的时间,这样巨大的时间开销导致设计人员无法及时进行性能设计分析,进而导致处理器原型系统的性能评估成为整个项目的瓶颈.提出了一种快速精确的通用处理器原型系统性能评估方法Proto-Perf.Proto-Perf性能评估方法使用动态程序分析方法和基本块聚合技术抽取测试程序的特征程序片段进行测试,显著地缩短了性能测试时间.实验结果表明,相比于完整运行SPEC CPU2006 REF数据规模测试程序获得的性能数据,使用Proto-Perf测试得到的性能数据的绝对误差平均达到1.53％,其中最高达到7.86％.并且,对于实验中的每个程序,使用Proto-Perf方法进行测试的时间都明显缩短.     

流水线配置技术在可重构处理器中的应用

提出一种应用于可重构处理器中的流水线配置技术,能够有效减低配置时间,提高应用程序的执行速度。可重构处理器包括通用处理器和一个粗颗粒度的可重构阵列。可重构阵列将处理应用中占据大量执行时间的循环,这些循环将被分解为不同的行在阵列上以流水线的方式执行。该技术在FPGA验证系统上得到了验证。验证的应用包括H.264基准中的整数离散余弦变换和运动估计。相比传统的可重构处理器PipeRench, MorphoSys以及TI的DSP TMS320DM642有大约3.5倍的性能提升。     

一种基于数据相关性的乱序处理器验证方法

乱序执行是现代微处理器设计中普遍采用的提高流水线性能的方法,但乱序执行并乱序退出的全乱序结构在超标量处理器中应用并不普遍,这种全乱序的结构对基于参考模型的处理器正确性验证提出了巨大的挑战。主要介绍了从处理器的程序行为是否正确的最终标准——程序员可见的结构变量按程序行为进行顺序变化的角度对全乱序结构的处理器验证提出了一种全新的解决方法。     

基于模型和库的处理器伪随机激励生成器设计与实现

面对处理器巨大的验证空间,伪随机激励生成器成为处理器研发中必不可少的工具。处理器设计改变尤其是架构和指令集的变化会导致之前的处理器测试集合部分甚至全部失效,验证维护成本巨大。提出一种层次化的、基于模型和库的处理器伪随机激励生成器实现方法,针对处理器设计的特点,基于指令树建模、多维访存地址建模和处理器专家库建模等关键技术重点解决处理器研发中测试集合如何高效重用的难题。实际应用表明,该方法能够很好地适应处理器设计变化,增强处理器激励生成器的易用性和可重用性,测试集合移植重用率可以达到95%以上,显著缩短处理器更新换代时的验证周期。     

硬件流水处理器设计

利用核内空闲资源加速单线程程序执行的方法,将可并行的代码安排在核内空闲单元上执行,实现代码块在核内的流水操作,从而设计一种具有循环加速能力的硬件流水处理器,可通过改变取值结构和寄存器分配逻辑获得编译器的支持.结果表明,应用该处理器后的spec2000测试程序执行性能提升了40%.     

VLIW处理器循环指令缓冲器设计与实现

数字信号处理软件中循环程序在执行时间上占有很大比例,用指令缓冲器暂存循环代码可以减少程序存储器的访问次数,提高处理器性能。在VLIW处理器指令流水线中增加一个支持循环指令的缓冲器,该缓冲器能够缓存循环程序指令,并以软件流水的形式向功能部件派发循环程序指令。这样循环程序代码只需访存一次而执行多次,大大减少了访存次数。在循环指令运行期间,缓冲器发出信号使程序存储器进入睡眠状态可以降低处理器功耗。典型的应用程序测试表明,使用了循环缓冲后,取指流水线空闲率可达90%以上,处理器整体性能提高10%左右,而循环缓冲的硬件面积开销大约占取指流水线的9%。