高效的H.264并行编码算法

 CABAC是H.264/AVC视频压缩标准主要档次中采用的熵编码机制,结合RDO模式选择技术,可以降低20％的编码码率,但是编码器计算复杂度却同时大大增加.对算法进行并行化是有效加快编码速度的方法,但是,由于CABAC具有自适应编码的特点和RDO模式选择对熵编码的使用,使得顺序编码的宏块之间存在着严格的数据相关性,限制了并行编码算法的开发.本文结合基于宏块区域划分的数据级并行编码机制MBRP和码率估计技术,为采用CABAC熵编码机制的H.264编码算法提供了一种高效的并行编码方案:将H.264编码算法划分为模式选择和码流生成两个部分,使之构成典型的生产者-消费者关系;将RDO模式选择中的CABAC替换为码率估计,去除模式选择过程中因CABAC导致的严格数据相关性;对模式选择部分采用MBRP并行机制;码流生成部分由单独的处理器完成,并和模式选择部分实现流水化并行处理.通过4处理器系统模拟器进行实验,发现在保持视频压缩性能几乎不变的情况下,该并行算法的加速比可以达到4.7.     

基于多密技术的条件接收机顶盒的设计

有条件接收系统（CAS）是实现付费电视、交互电视的关键技术，对有条件接收系统的多密技术与标准进行深入研究，根据DVB—CI标准，结合市场要求设计出基于多密技术的条件接收机项盒。     

H.264/AVC视频编码器在DM642平台上的实现与优化

文章介绍了H．264视频压缩标准的原理和DM642数字信号处理器的结构，并在该平台上实现了H．264视频编码器。对H．264标准中的几个主要模块进行了理论分析，并结合该数字信号处理器的特点对程序进行了优化．有效降低了整个编码器的运行时间。实验结果表明文章实现的视频编码器在性能和效率方面都达到了良好的效果。     

基于兴趣区域的H.264/AVC会话视频传输算法

针对会话视频的严格的实时性要求,提出一种基于H.264/AVC会话视频的错误抵抗编方法;建立一种低复杂度的感兴趣区域分割算法;基于所提分割算法,对感兴趣区域进行长期参考帧预测编码,从而达到提高感兴趣区域的视频传输质量的目标.所提方法具有低复杂度的特点,能够满足会话视频的实时性要求,并且易于移植入H.264/AVC编码器.仿真结果证明了算法的鲁棒性和编码有效性.     

Intra Prediction for the Hardware H.264/AVC High Profile Encoder

The hardware implementation of the intra prediction described in this paper allows the H.264/AVC encoder to achieve optimal compression efficiency in real-time conditions. The architecture has some features that distinguish it from other solutions described in literature. Firstly, the architecture supports all intra prediction modes defined in High Profile of the H.264/AVC standard for all chroma formats. Secondly, the architecture can generate predictions for several quantization parameters. Thirdly, the hardware cost is reduced as the same resources are used to compute prediction samples for all the modes. Fourthly, the high sample-generation rate enables the encoder to achieve high throughputs. Fifthly, 4?×?4 block reordering and interleaving with other modes minimize the impact of the long-delay reconstruction loop on the encoder throughput. The architecture is verified against the JM.12 reference model and within the real-time FPGA hardware encoder. The synthesis results show that the design can operate at 100 MHz and 200 MHz for FPGA Aria II and 0.13 μm TSMC technology, respectively. These frequencies allow the encoder to support 720p and 1080p video at 30 fps.     

Robust Video Watermarking of H.264/AVC

A robust video watermarking scheme of the state-of-the-art video coding standard H.264/AVC is proposed in this brief. 2-D 8-bit watermarks such as detailed company trademarks or logos can be used as inconvertible watermark for copyright protection. A grayscale watermark pattern is first modified to accommodate the H.264/AVC computational constraints, and then embedded into video data in the compressed domain. With the proposed method, the video watermarking scheme can achieve high robustness and good visual quality without increasing the overall bit-rate. Experimental results show that our algorithm can robustly survive transcoding process and strong common signal processing attacks, such as bit-rate reduction, Gaussian filtering and contrast enhancement     

H.264/AVC中CAVLC编码器的硬件实现

设计了一种适用于H.264/AVC标准的CAVLC硬件编码器,在电路实现中将编码流程并行处理,安排了紧凑的控制时序,同时针对算法原理设计了提取数据特征的专用电路单元,减少了后续模块运算的复杂性,从而完成了数据的高效编码。仿真结果表明,在工作频率181 MHz的情况下,设计的数据吞吐率为41.97 Msample/s。在SMIC 0.18μm工艺下综合结果显示,最大频率为181 MHz时,电路规模为2 660门。     

H.264/AVC中Exp-Golomb编码器的实现

设计了一种适用于H.264/AVC标准的Exp_Golomb硬件编码器,在电路中提出了首1过滤器、首1检测器复用的电路结构,并采用了改进型并串转换器等关键单元,实现了码长及码字后缀信患值的快速生成,同时该编码器可以以串行方式连续输出二进制码流.仿真结果表明,平均编码一个句法元素需要13个时钟周期,在SMIC 0.18 μm工艺下综合结果显示,最大频率为238 MHz时,电路规模为1858门.本设计可满足实时编码H.264高清视频的要求.     

H.264/AVC在视频监控系统中的应用

H.264/AVC是由国际电信联盟(ITU)和国际标准化组织(ISO)共同制定的新一代视频编码标准,首先指出目前采用其他标准设计视频监控系统的不足,介绍和分析H.264/AVC采用的新编码技术,最后根据视频监控系统的特点,主要讨论H.264/AVC在视频监控应用中涉及的关键技术,包括SP/SI帧技术和分层编码技术。     

一种基于H.264/AVC的视频可逆脆弱水印算法

结合H.264压缩编码标准的特性,该文提出一种新的基于H.264/AVC的视频可逆脆弱水印算法。算法先计算当前宏块预测残差块量化的离散余弦变换(DCT)系数的哈希值生成认证码,再把认证码作为水印信息嵌入到下一个相邻宏块活性最大的44块的最后一个非零量化DCT系数中。在解码端,通过比较认证码和提取的水印信息进行视频数据完整性的认证。实验结果表明,该算法对视频质量和码率的影响较小,并且能对认证通过的视频数据进行还原和对认证失败的视频I帧遭篡改区域进行有效的定位。     

一种面向H.264/AVC的码率控制算法

码率控制是视频编码中非常重要的技术之一,任何标准离开码率控制其应用都会受到限制.H.264/AVC是目前最新的视频编码标准,本文根据H.264/AVC编码标准的特性及其HRD部分对码率控制的要求,提出了一种新的适合H.264/AVC的码率控制算法,该算法实现了率失真优化与码率控制的结合,使得在达到码率控制的同时也能保证较高的编码效率,同时在码率控制的过程中根据HRD缓冲区状态进行位分配调整,保证了编解码缓冲区既不上溢又不下溢.该算法作为技术提案已被H.264/AVC接受,并集成到H.264/AVC的校验模型软件中.     

H.264编码器中1/4像素精度插值算法的VLSI实现

H.264视频编码标准中引入了1/4像素精度插值算法,大大提高了压缩效率,但同时使运算复杂度增加、存储带宽增大。针对以上问题,从运动估计的角度出发,采用一步插值法和数据复用技术,可使带宽减少26%,处理周期可减少45%;设计了相应的硬件结构:采用了5级流水线实现一步插值算法,通过输入缓冲单元实现了参考数据的复用;针对插值过程中产生的大量数据,采用乒乓操作结构,保证数据及时传递。该结构可以显著降低带宽,提高吞吐率,完全可以应用于实时编码器中。     

新一代视频压缩标准H.264

JVT(Joint Video Team)开发的新一代的低比特率视频标准H．264具有出色的编码效率和压缩性能。其基本框架和已有的视频编码标准类似，但它包含许多特有的重要的技术特征，系统介绍这些特征及其性能，H．264对于研究多媒体通信和新一代的网络业务有着重要的意义。     

基于H.264/AVC扩展的可伸缩视频编码技术

联合视频组（JVT）最近正在研究开发基于H.264/AVC标准的可伸缩视频编码（SVC）方法,并且准备将其纳入H.264/AVC标准的扩展中.本文概述了SVC的编码结构,并重点讲述了H.264/AVC可伸缩编码扩展的关键技术.     

H.264标准的新扩展--可伸缩性编码及应用

介绍了H.264扩展的可伸缩性编码基本结构,说明了H.264/AVC对可伸缩性编码扩展的特征和功能,并对SVC的应用作了详细介绍.     

A Hardware-Efficient H.264/AVC Motion-Estimation Design for High-Definition Video

Motion estimation (ME) in high-definition H.264 video coding presents a significant design challenge for memory bandwidth, latency, and cost because of its large search range and various modes. To conquer this problem, this paper presents a low-latency and hardware-efficient ME design with three design techniques. The first technique on integer-pel ME (IME) adopts parallel instead of serial multiresolution search so that we can process 1080 p @ 60 fps videos with $pm$128 search range within just 256 cycles, 5.95-KB buffers, and 213.7K gates. The second technique on fractional-pel ME (FME) uses a single-iteration six-point search to reduce the cycle count by half with similar gate count and negligible quality loss. The third technique applies a mode-filtering approach to further reduce the bandwidth and cycles and share the buffer of IME and FME. The final ME implementation with 0.13-$mu{hbox {m}}$ process can support processing of 1080 p @ 60 fps with just 128.8 MHz, 282.6 K gates, and 8.54-KB buffer, which saves 60% gate count, and 68.9% SRAM buffers when compared with the previous design.      

H.264视频编码器的VLSI实现

介绍了几种H．264硬件编码器及其特点,设计了支持1080i视频格式的H．264编码器,简介了运动估计、运动补偿等模块的设计要点,进行了VLSI实现。经FPGA验证与分析,整体设计占用逻辑资源较少,功耗约为850mW。     

基于H.264的差错掩盖技术的研究

介绍了基本的差错掩盖技术以及最近新提出的基于H.264的差错掩盖技术,并对在编码端加入引导信息的决策树法进行了改进,给出了初步的实验结果,最后概括了这些掩盖方法的特点.     

抗重量化转码的H.264/AVC视频水印算法

根据H.264/AVC特定的编解码架构,该文提出一种基于残差系数符号编码的新水印方案。在重量化转码分析的基础上,结合纹理复杂度和率失真开销差距选择嵌入水印的宏块,解决了重量化转码过程中宏块模式变化引起水印不同步问题。水印嵌入不是直接对系数进行叠加,而是结合DCT残差系数特点,通过特定的符号编码方式对系数进行轻微调制。实验结果表明,该算法可以抵抗重量化转码、加性白高斯噪声、亮度与对比度调节等攻击,并且能很好地保持视频感知质量。