X波段负阻振荡器设计

基于负阻振荡理论设计了一款X波段负阻振荡器,设计旨在提高振荡器的工作效率和加强二次谐波抑制。通过对晶体管直流偏置状态与振荡器工作效率关系的研究,选择合适的直流偏置状态提高了振荡器的工作效率。在输出匹配网络中加载一段1/8工作波长的开路线、选择一个合适的隔直电容,有效抑制二次谐波。实测结果表明,该X波段负阻振荡器振荡频率为10.81 GHz,输出功率为8.02 d Bm,二次谐波抑制度为48 d Bc,振荡器的效率为45%,偏离振荡频率100 k Hz和1 MHz处的相位噪声分别为-91.90 d Bc/Hz和-123.43 d Bc/Hz。该实测结果论证了上述设计方法的有效性,对负阻振荡器的设计提供了一定的参考意义。     

2．4GHz低相位噪声CMOS负阻LC压控振荡器设计

为了有效降低工作于射频段的全集成CMOS负阻LC压控振荡器的相位噪声．介绍了利用电阻电容滤波技术对振荡器相位噪声的优化,并采用Chartered 0．35μm CMOS标准工艺设计了一款全集成CMOS负阻LC压控振荡器,其中心频率为2.4GHz,频率调谐范围达到300MHz,在3．3V电压下工作时,静态电流为12mA,在偏离中心频率600kHz处,仿真得到的相位噪声为-121dBc／Hz。该设计有效地验证了电阻电容滤波技术对相位噪声的优化效果,并为全集成低相位噪声CMOS负阻LC压控振荡器的设计提供了一种参考电路。     

2.42 GHz宽带低相噪LC压控振荡器的设计

采用一种基于开关电容阵列(SCA)和电压、电流滤波相结合的电路结构,设计了一个宽调谐范围低相位噪声的互补交叉耦合型LC压控振荡器。利用ADS仿真软件对电路进行仿真,达到了宽调谐、低相位噪声、低功耗的要求。     

一种低相噪CMOS环形振荡器设计

设计了一种带有正交输出,频率为900MHz的两级低相噪环形振荡器,电路设计采用0.18μm CMOS工艺,电源电压为1.8V.环形振荡器的调谐范围随控制电压从0V的1460MHz到电源电压1.8V的720MHz发生变化,并且具有较好的线性度.在频率为900MHz、偏移载波频率为600kHz的情况下,环形振荡器的相位噪声为-108dBc/Hz,功耗为18mW.在与其它环形振荡器的比较中,yynw环形振荡器显示了较好的性能参数.     

2.4GHz低相位噪声CMOS负阻LC压控振荡器设计

为了有效降低工作于射频段的全集成CIVICS负阻LC压控振荡器的相位噪声,介绍了利用电阻电容滤波技术对振荡器相位噪声的优化,并采用Chartered 0.35μm CMOS标准工艺设计了一款全集成CMOS负阻LC压控振荡器,其中心频率为2.4GHz,频率调谐范围达到300MHz,在3.3V电压下工作时,静态电流为12mA,在偏离中心频率600kHz处,仿真得到的相位噪声为-121dBc/Hz.该设计有效地验证了电阻电容滤波技术对相位噪声的优化效果,并为全集成低相位噪声CMOS负阻LC压控振荡器的设计提供了一种参考电路.     

Ku波段0.18μm CMOS压控振荡器电路设计

在TSMC 0.18μm RF CMOS工艺下设计了一个Ku波段电感电容压控振荡器,该电路采用NMOS交叉耦合型,结合滤波技术降低相位噪声,并利用开关电容阵列为其扩频,使电路获得卓越的性能。后仿真结果表明,该电路实现了10 GHz~14 GHz的宽调频,在整个频带内其相位噪声低于-112 dBc/Hz在1 MHz的偏移处;在1.8 V的电压下,核心电路工作电流为5 mA。     

正交相位输出压控振荡器的低相位噪声优化设计

分析了负阻结构 LC 压控振荡器各组成部分对相位噪声的贡献途径及优化方法;介绍了利用两独立 VCO 核心输出正交相位信号的原理及其相位噪声优化方法;利用所得结论设计出工作于 ISM波段2.4GHz 的 QVCO,相位噪声在100kHz、1MHz 和3MHz 频偏处分别达到-103.3、-121.1和-125.9dBc/Hz,仅消耗功率3.8 mW;所设计电路利用 HJTC0.18μm工艺制造,占用芯片面积0.75mm×1mm。     

一种用于GPS波段的低相噪VCO设计

设计了一种工作频率为1.8 GHz的低相噪频率可调的LC压控振荡器电路.该压控振荡器采用AMOS管作为变容二极管,提高了频率的调谐范围.为了降低电路的相位噪声,设计中采用了PMOS顶部偏置电路代替底部的NMOS偏置电路,并在电路中串联了一个大电容以滤除电路中的高频噪声.仿真测试结果表明,该电路在1 MHz频偏时其相位噪声为-116.5 dBc/Hz.     

一种低相位噪声的正交电感电容压控振荡器的设计

在相同的功耗下,串联耦合正交电感电容压控振荡器相位噪声性能优于并联耦合电感电容压控振荡器.但是在传统的串联耦合正交电感电容压控振荡器中,LC谐振腔中存在45°的相位偏移使得其相位噪声被恶化.因此提出一种交流偏置的串联耦合正交电感电容压控振荡器.该振荡器中的LC谐振腔的相移接近0°,并且耦合MOS管的低频噪声上变频的相位...     

一种CMOS电流饥饿型环形压控振荡器

设计了一种基于CSMC的0.5μm工艺的电流饥饿型环形压控振荡器。仿真工具采用Cadence Spectre,仿真结果表明,振荡器相位噪声达到了-105.432dBc/Hz@1MHz。     

GPS接收机前端低噪声放大器设计

该文首先分析了GPS（全球定位系统）接受机前端低噪声放大器的技术指标,并采用源极电感负反馈方式设计低噪声放大器,利用ADS软件对设计电路进行了仿真。通过仿真结果与技术参数的对比,验证了设计电路的可行性。     

GPS接收机前端低噪声放大器设计

该文首先分析了GPS(全球定位系统)接受机前端低噪声放大器的技术指标,并采用源极电感负反馈方式设计低噪声放大器,利用ADS软件对设计电路进行了仿真。通过仿真结果与技术参数的对比,验证了设计电路的可行性。     

一种射频接收芯片中的低相位噪声压控振荡器

本文介绍了一种适用于ASK幅移键控接收器芯片中锁相环电路,集成于芯片内的LC压控振荡器,它的LC振荡电路采用了一种增强型的特别结构。芯片采用锁相环电路来产生本振信号。接收器通过它工作在290MHz到470MHz的ISM频段。锁相环中的VCO采用了差分对结构的LC压控振荡器结构,在1V到5V的控制电压下能产生290到470的可调频率,输出功率为2.20到2.30dBm。该VCO采用了增强型结构的LC振荡电路以得到更高的Q值来减小相位噪声,采用这种特殊结构,它能在433MHz载波的100kHz偏移范围内实现-99.7dBc/Hz的相位噪声。与普通LC振荡电路结构相比,该结构能使VCO相位噪声减小3dBc以上。且由于该电路由较少的有源器件组成,因此该VCO有着非常低的功耗和成本。     

利用图解和CAD方法设计低噪声放大器

提出一种依据Smith圆图和CAD软件设计低噪声放大器的新方法。为了设计匹配电路的需要,首先给出了稳定性判别条件及其圆方程、噪声系数及其圆方程和资用功率增益及其圆方程,用图解的方法将三种参量标注在同一源反射平面内。然后利用圆图和CAD软件分别按照最佳噪声和输入匹配原理,设计了输入匹配电路;按照共轭匹配原理设计了输出匹配电路。最后利用CAD软件对所设计的电路进行了仿真并制作了实际电路。仿真结果和测试结果表明,利用图解和CAD相结合的方法能够方便、有效地进行电路设计,提高设计效率。     

GPS低噪声放大器的设计与制作

利用仿真软件ADS,设计仿真了一个GPS的1575MHz频段的低噪声放大器,选用ATF-34143FET作为两级级联结构电路的放大器件,用微带线作为传输线,应用于GPS的天线接收系统中。首先设计稳定电路解决场效应管的稳定问题,然后重点进行匹配电路的设计,最后包括电源电路在内构成一个完整的低噪声放大器电路。制作实物,并进行调试,最后测试结果：增益30．5dB,噪声系数0．7dB,输入输出驻波比优于1．4,增益平坦度带内每5MHz小于0．2dB,1dB压缩点11dBm。     

直放站低噪声放大器的计算机仿真设计

低噪声放大器是现代无线通信系统中的必不可少的器件。该文介绍用小信号法设计GSM以及CDMA直放站中低噪声放大器的方法和过程,应用系统仿真软件ADS对电路进行仿真和优化。     

基于ADF4108的频率合成器设计

本文分析锁相环（PLL）频率合成器的基本原理,并简单地介绍了ADI公司的集成锁相环芯片ADF4108的结构和性能。然后基于ADF4108芯片设计出一种频率合成器的方案,在该方案中,包含了环路滤波器的设计。通过ADIsimPLL3．1软件仿真,结果显示其相位噪声到达-99．27dBc@10kHz,并且系统工作稳定。     

放大器的低噪声设计

在放大电路中,信噪比是衡量放大器特性的重要参数,噪声抑制的方法和思路贯穿放大电路设计始终.在音频使用场合,放大器的噪声参数影响输出音质,在射频放大电路中,放大器的噪声参数直接影响无线通讯距离,特别是当输入信号幅度小到一定程度时,有用信号几乎被噪声信号覆盖.噪声特性是表征放大器性能优劣的重要参数,研究放大器噪声特性是设计放大器电路和器件的前提基础.     

相位噪声对双基SAR成像影响仿真分析

通过仿真分析研究了振荡器相位噪声对双基SAR成像的影响。根据振荡器相位噪声的幂律模型,建立了含有相位噪声的双基SAR相位同步误差模型。利用白噪声滤波法得到幂律谱中有色噪声的时域序列,在回波仿真过程中注入相位噪声,通过双基SAR成像处理和点目标质量评估,对比分析了在不同分辨率下相位噪声对成像性能的影响以及高分辨率成像对噪声的要求。仿真发现相位噪声主要使方位向PSLR、ISLR变大并使旁瓣上升,其中积分旁瓣比和峰值旁瓣比对噪声最敏感,并且方位向分辨率越高对噪声越敏感。文中的分析方法和结论对于双基SAR的工程实现具有一定的指导意义。     

低杂散低相噪频率合成器的设计

DDS＋PLL是目前频率合成技术的常用组合方式之一。首先就DDS＋PLL的几种常用合成方式的特点进行了简单介绍．然后着重利用DDS激励PLL的混频合成方式,实现了一种低杂散低相噪的频率合成器的设计。设计中首先在理论分析的基础上选出了合理的设计方案,然后对各项指标进行了可行性分析,尤其对输出相位噪声和组合杂散进行了详尽的阐述。最终通过理论分析,合理的选取时钟频率巧妙地避开了近端的杂散,用试验结果证明了该方案的可行性。