利用频域时钟抖动分析加快设计验证过程

简介 随着数据速率的提高，时钟抖动分析的需求也在与日俱增。在高速串行数据链路中，时钟抖动会影响发射机、传输线和接收机的数据抖动。保证时钟质量的测量也在不断发展。目前的重点是针对比特误码率，在时钟性能和系统性能之间建立直接联系。本文将探讨参考时钟的作用和时钟抖动对数据抖动的影响，并讨论在E5052B信号源分析仪（SSA）上运行的Agilent E5001A精确时钟抖动分析应用软件所配备的全新测量技术。     

利用频域时钟抖动分析加快设计验证过程

随着数据速率的提高．时钟抖动分析的需求也在与日俱增。在高速串行数据链路中．时钟抖动会影响发射机、传输线和接收机的数据抖动。保证时钟质量的测量也在不断发展。目前的重点是针对比特误码率．在时钟性能和系统性能之间建立直接联系。我们将探讨参考时钟的作用和时钟抖动对数据抖动的影响.     

利用频域时钟抖动分析加快设计验证过程

随着数据速率的提高,时钟抖动分析的需求也在与日俱增。本文探讨参考了时钟的作用和时钟抖动对数据抖动的影响,并讨论在E5052B信号源分析仪（SSA）上运行的Agilent E5001A精确时钟抖动分析应用软件所配备的全新测量技术。     

基于DDS的SDH时钟抖动信号源的设计

提出了基于DDS的带抖动时钟信号产生算法,介绍了其实现原理,分析了产生的带抖动时钟信号在频域和时域的性能,并通过仿真验证。使用该设计的抖动信号源产生带有O.172所规定的抖动频率及幅度范围的低频带抖动信号可对数字设备进行抖动性能的测试。     

基于正交调制技术的SDH时钟抖动信号源的设计

提出了基于正交调制技术的带抖动时钟信号产生算法,介绍了正交调制原理的实现框图,利用DDS技术产生两路正交基带信号,然后正交调制到中频信号上。该方法缓解了采样频率的压力,并可以输出较高频率的抖动信号。使用该设计的抖动信号源产生带有0．172所规定的抖动频率及幅度范围的中高频带抖动信号可对数字设备进行抖动性能的测试。     

高速ADC的低抖动时钟设计

本文首先分析了采样时钟抖动对ADC信噪比性能的影响,然后指出产生时种抖动的原因,最后给出了两种实用的低抖动采样时钟产生方案:基于低相位噪声VCO(压控振荡器)的可变采样时钟的产生及基于极低相位噪声温度补偿晶振的非可变采样时钟的产生。     

关于SDH图案相关抖动的验证方法

本介绍了用“相位分析技术”在高速SDH系统中验证图案相关抖动的方法，并可望成为下一版本ITU－TO．172建议的正式本。本也给出了一些SDH图案相关抖动的背景知识。     

时钟抖动对ADC性能的影响分析

时钟的孔径抖动是影响ADC动态性能的重要因素。分析了时钟抖动对ADC动态性能的影响,并对时钟抖动与相位噪声的关系进行了论述,给出了时钟抖动与相位噪声之间的换算方法,对于正确选择ADC的采样时钟具有指导意义。     

使用误码分析仪快速达成波罩测试、抖动与误码分析（下）

在抖动测量领域，不同的产业或技术上有着许多不同的格式。举例来说，电信标准需测试内部抖动频谱(Intrinsic Jitter Spectrum)。抖动容限(Jitter Tolerance)，抖动转移(Jitter Transfer)，而在数量通讯标准上大多测试确定抖动(Deterministic Jitter)与随机抖动(Random Jitter)，近来高速数据通讯的抖动测试更与“Stressed Eye”有着密不可分的关系，因为在高速抖动测量时，复杂的抖动内容可藉由重复测试增加其准确度。不论在电信领域的抖动测试与数据传输上利用误码率于“Stressed Eye”测量，这些误码测量乃是确认待测系统是否能承受接收信号中含有一定量的抖动信号。而数据通讯时域的抖动分析，与上述的方式不同，不需要测量待测物的测误码特性。     

一种高速低抖动四相位时钟电路的设计

超高速A/D转换器对精准的时钟电路提出严格要求,时钟抖动是影响其精度的重要因素。文章在分析时钟抖动对A/D转换器的影响后,介绍了一种适用于GHz的低抖动四相位时钟电路。电路采用时钟恢复电路、四相位分布网络和相位校正电路,得到占空比稳定、相位误差小的四相位时钟。采用0. 18μm CMOS工艺实现,电路仿真表明,四相位输出时钟抖动102 fs,占空比调整范围30%～70%,功耗277 mW@1. 8 V。     

带通采样时钟沿抖动对解调性能的影响分析

在中频直接采样系统中,采样时钟的抖动问题是带通采样的一个关键问题。研究了带通采样时钟抖动对系统的影响,介绍了带通采样时钟沿抖动的产生极其直观影响,分析带通采样时钟沿抖动对解调性能的影响,并仿真验证了理论分析的正确性。结合典型的调制编码方式对带通采样时钟沿抖动范围提出了要求,为带通采样的设计及实现提供了依据。     

基于线性调频信号的数模转换器时钟抖动误差分析

数模转换器的时钟抖动引起输出信号的误差,该误差会影响后继的信号处理.本文分析了数模转换器中输入为线性调频信号时,由时钟抖动引起的误差.首先给出了该误差平均功率表达式,然后根据该表达式推导出输出信噪比的近似计算公式,最后对影响信噪比的各种因素进行讨论,其中信号的带宽及时钟抖动参数的增大均会降低输出信噪比,而调频斜率的变化对输出信噪比影响较小,采样频率的增大可以在一定程度上提高信噪比.仿真结果验证了信噪比计算公式的正确性,并给出了信噪比随各种因素变化的趋势.     

抖动的对策(四) 用接收侧的时钟片数据的方法

为了减小抖动需以时钟的抖动入手,所以开发了多种不从输入信号中提取时钟信号,而是接收侧用晶体振荡产生低抖动时钟信号的改善音质的方法。本回介绍用接收方的时钟处理数据的单回路的     

可调节型低抖动时钟占空比稳定电路的设计

介绍了一种用于高速流水线ADC双沿采样的时钟占空比稳定电路。在传统占空比稳定电路的基础上,增加含连续时间积分器的反馈环路,并设计了时钟周期检测电路,同时可通过SPI配置积分器的参考电压,在片外调节芯片制造过程中产生的误差,并在前端增设一个高增益带宽时钟放大器,用来放大幅度很小(Vp-p100mV)的差分输入时钟信号。电路采用0.18μm 1.8V 1P5MCMOS工艺,可对频率范围为50~250MHz、占空比范围为10%~90%的输入时钟进行稳定调节,时钟峰-峰值抖动约为0.3ps@250MHz。     

可调节型低抖动时钟占空比稳定电路的设计

介绍了一种用于高速流水线ADC双沿采样的时钟占空比稳定电路。在传统占空比稳定电路的基础上,增加含连续时间积分器的反馈环路,并设计了时钟周期检测电路,同时可通过SPI配置积分器的参考电压,在片外调节芯片制造过程中产生的误差,并在前端增设一个高增益带宽时钟放大器,用来放大幅度很小(Vp-p<100 mV)的差分输入时钟信号。电路采用0.18 μm 1.8 V 1P5M CMOS工艺,可对频率范围为50~250 MHz、占空比范围为10% ~ 90%的输入时钟进行稳定调节,时钟峰-峰值抖动约为0.3 ps @ 250 MHz。     

采样时钟抖动在弱光信号检测中的影响分析

信号采样是弱光信号检测的关键技术环节,由于采样时钟抖动引起的采样信号的输出误差会影响后续的信号检测和处理。为此,分析了输入光信号为近高斯分布波形时由时钟抖动引起的采样误差,推导出了采样输出的信噪比损失公式,讨论了采样带宽、输入信噪比以及信号脉宽对输出信噪比损失的影响,最后以取样积分检测技术为对象,计算了在不同累积次数的条件下采样抖动对取样积分检测性能的影响,对弱光信号检测中的采样时钟选取具有一定的指导意义。     

DDS线性调频信号时钟抖动误差分析

直接数字频率合成(DDS)是产生线性调频(LFM)信号常用方法,时钟抖动是影响其信号质量的因素之一.从时域出发,建立了由时钟抖动引起的DDS输出误差模型,推导出了抖动引起的LFM信号信噪比理论预测公式.分析指出随着时钟频率的提高,时钟抖动对信噪比的影响更加明显;当时钟抖动低于10 ps时,信噪比对时钟抖动的变化更为敏感.针对给定的信噪比要求和确知的LFM信号,给出了时钟抖动的限定公式,设计者可据此选择恰当的时钟源.最后,通过实验验证了理论推导的正确性.     

完美的时序：用抖动与相位噪声测量做时钟分频

随着时钟速度和通信信道都运行在更高的频率上，精确抖动与相位噪声测量变得更加重要，虽然对它们的控制也变得更困难更昂贵。一些实用的技巧和意见有助于对这些问题的处理。