基于FPGA的FIR滤波器的设计与实现

分析了FIR滤波器的结构特点和基本原理，基于Matlab用窗函数法对FIR滤波器进行设计，并在Sireulink中进行系统仿真。最后，在FPGA中实现并利用SignalTap Ⅱ逻辑分析器对设计进行测试验证，测试结果与仿真结果一致。     

基于FPGA的FIR滤波器的设计与实现

本文分析了FIR滤波器的结构特点和基本原理,基于Matlab用窗函数法对FIR滤波器进行设计并在Simulink中进行系统仿真.最后,在FPGA中实现并利用SignalTap Ⅱ逻辑分析器对设计进行测试验证,测试结果与仿真结果一致.     

基于FPGA的FIR滤波器设计与实现

微电子技术和计算机技术的飞速发展，使得现代电子系统的设计和应用进入一个全新的时代，基于FPGA的数字系统设计在现代电子系统的设计和应用中占据了越来越重要的作用。FPGA芯片由底层可编程硬件单元、Block Ram资源、布线资源、可配置I／O单元及时钟资源等构成。底层可编程硬件单元一般由触发器(FF)和查找表(LUT)组成，FPGA规模大、频率高，寄存器、触发器资源多，在现代数字系统中比较适合实时性要求高、频率快的系统。     

基于FPGA的FIR数字滤波器的设计

提出了一种采用现场可编程门阵列器件(FPGA)设计FIR数字滤波器的方案,利用MATLAB软件对滤波器的系数量化进行了计算和仿真,对用VHDL语言描述的滤波器进行综合和仿真,结果能够达到设计要求.     

基于FPGA的半并行FIR滤波器设计

为了提高FIR滤波器的运算速度和降低资源消耗,本文提出了一种新颖的半并行FIR滤波器设计方法。该方法有固定的延时．可以根据滤波器抽头数的不同,得到不同的最高数据输入速率。仿真结果表明,该滤波器设计方法在高速数字下变频器的设计中有较好的性能．并且通过优化设计．可以在一个FPGA实现多个滤波器模块。     

基于FPGA的FIR滤波器的设计

随着系统实时性要求的提高,对FIR滤波器要求也越来越高。因此,提出了一种基于FPGA的高速FIR滤波器实现方案,并借助QuartusII软件和MATLAB软件对该方案进行了仿真验证。仿真结果表明：该方案设计的FIR滤波器具有运算速度快、实时性好和节省硬件资源的特点,有一定的工程实用性。     

FPGA实现FIR抽取滤波器的设计

采用基于分布式算法思想的方法来设计FIR滤波器,利用FDAtool设计系统参数,计算滤波器系数,同时为了要满足系统要求考虑系数的位数。根据FIR数字滤波器结构,对FIR数字滤波器的FPGA实现方法进行分析。     

基于FPGA的FIR滤波器的设计与实现

提出了一种基于FPGA的FIR滤波器设计方案.介绍了基于FPGA的FIR滤波器的数字信号处理的算法设计,采用直接型的基本结构来设计,通过1位乘以8位的乘法,然后再移位相加的方法即可得到结果,其运算效率明显提高,并结合先进的EDA软件进行高效的设计和实现,并给出了用Max＋PlusⅡ运行的仿真结果.该设计对FPGA硬件资源的利用高效合理,用VHDL编程,在FPGA中实现了高采样率的FIR滤波器.     

基于FPGA的对称MAC FIR数字滤波器的设计

对传统直接型FIR滤波器进行了改进设计,给出了一种对称MAC FIR数字滤波器的FP-GA实现方法,利用MATLAB软件对滤波器的系数量化进行了计算和仿真,对用VHDL语言描述的滤波器进行综合和仿真,结果能够达到设计要求。     

基于FPGA的高阶FIR滤波器设计

对于高阶FIR滤波器,由于运算量较大,采用软件等方式无法达到实时处理的要求。文中提出了采用FPGA实现快速卷积结构的高阶FIR滤波器,推导出将大点数FFT分解为二维FFT变换的公式。根据上述理论在采用Verilog HDL语言设计了基于一维转二维FFT的快速卷积结构高阶FIR滤波器。实验表明,该基于FPGA的高阶FIR滤波器具有精度高、速度快、资源消耗少、调试方便、易于集成等优点,并可达到工程实践的要求。     

基于FPGA的自适应天线阵复数LMS算法研究

自适应天线阵能够实时地调整天线方向,使天线的主波束对准期望信号方向,零陷对准干扰方向从而抑制干扰信号,因而在军事和民用通信系统中都得到广泛的重视。主要给出了基于FPGA的自适应天线阵复数LMS算法的流程,并且对该算法的性能进行了分析,最后通过仿真表明该算法具有较强的抗干扰性能。     

基于FPGA的实时图像自适应中值滤波器设计

利用自适应的中值滤波算法,设计了基于FPGA的实时图像自适应中值滤波器。与之前的软件实现方法相比,程序能满足实时性的要求,且占用资源少,是一种简单易行的方案。在Xilinx硬件平台上已经得到验证。     

DNLMS滤波器的FPGA实现

为了提高自适应滤波器的实时处理速度,提高算法的稳定性.在此采用最新的 DSP Builder软件,在FPGA上实现了解相关归一化LMS(DNLMS)算法.该方法通过在Matlab/Simulink中多次仿真都达到了很好的效果,有效地消除了噪声,运行稳定.在此引进了解相关原理和归一化处理,加快了算法的收敛速度,且稳态误差小.如果将该滤波器从8阶增加到512阶或者1 024阶,可以很好地实现在话音通信中的回声消除等自适应滤波.     

基于FPGA和符号LMS算法的自适应滤波器设计

为了减少实现基于FPGA和LMS算法的自适应滤波器过多消耗硬件资源的问题,提出了符号LMS算法,通过降低乘法运算的次数来提高自适应滤波器的运行速度,并使用流水线技术进行优化。软件仿真验证了符号LMS算法的可行性,硬件仿真证实了采用该算法和流水线技术的自适应滤波器的优越性。     

基于FPGA的半并行FIR滤波器设计

为了提高FIR滤波器的运算速度和降低的资源消耗,提出了一种新颖的半并行FIR滤波器设计方法,该方法有同定的延时,可以根据滤波器抽头数的不同,得到不同的最高数据输入速率。仿真结果表明,该滤波器设计方法存高速数字下变频器的设计中有较好的性能,并且通过优化设计,可以任一个FPCA实现多个该滤波器模块。     

一种基于FPGA的高速FIR滤波器的设计

为了实现对高速输入数据的滤波,根据FIR（有限冲激响应）数字滤波器并行设计思想,在脉动阵列FIR数字滤波器的基础上,经过认真设计,提出了一种基于FPGA（现场可编程门阵列）的高速FIR数字滤波器的设计方法。以一个16阶FIR数字滤波器的设计为例,在FPGA上用VHDL语言实现了这种设计方法。在Modelsim下仿真表明这一方法是可行的,可支持高达1GSPS（10亿次采样每秒）的输入数据．     

梯度自适应格型联合处理器的FPGA设计

梯度自适应格型联合处理(GALJP)器的现场可编程门阵列(FPGA)设计是实现自适应滤波器处理非平稳信号的关键技术.利用多种电子设计自动化(EDA)工具并通过行为级、寄存器传输级和门级等3级仿真设计流程,在EP2C5T144C6芯片上设计了一个用于自适应去噪的GALJP电路模型.结果表明,在相同条件下,GALJP滤波器的时钟频率约为横向最小均方误差(LMS)滤波器的1/4.但因达到收敛的迭代次数仅为横向LMS滤波器的1/50,收敛速度反而提高了10倍以上,滤波器阶数的降低也极大减小了硬件资源.     

流水线自适应格型联合处理器的FPGA设计

针对用FPGA设计梯度自适应格型联合处理滤波器时,由于自身算法复杂度引起的时钟速度过低问题,提出了一种驰豫超前的流水线优化设计方案.该方案对组成联合处理器的格型节和横向组合器的级间环路中权值更新和误差更新值,分别采用延时技术进行近似处理,缩短了关键路径的计算量,并通过FPGA的仿真设计流程得到了流水线深度和时钟速度的关系.结果表明在不改变自适应参数的情况下,采用三级流水线仅增加逻辑宏单元60%消耗,可以使GALJP滤波器时钟速度提高近30%.