采用异步实现的快速傅里叶变换处理器

介绍一种采用异步实现结构的快速傅里叶变换处理器,该处理器的控制采用本地握手信号取代传统的系统时钟。给出了处理器中异步加法器的电路结构,设计了一个采用Booth译码Wallace tree结构的异步乘法器。通过对一个8点的异步快速傅里叶变换处理器进行电路仿真,得到该处理器完成一次变换的平均响应时间为31.15 ns,仅为最差响应时间42.85 ns的72.7%。可见,采用异步方式的快速傅里叶变换处理器在性能方面较同步处理器存在优势。     

一种新型异步ACS的CMOS VLSI设计

介绍一种新型异步 ACS(加法器 -比较器 -选择器 )的设计。一种异步实现结构的异步比较器 ,并通过异步加法单元、比较单元和选择单元的异步互连 ,构成了异步 ACS。在异步 ACS的性能分析时采用了一种基于多延迟模型的新方法 ,建立了异步加法器和比较器的多延迟模型 ,通过逻辑仿真 ,得到异步 ACS的平均响应时间为 3 .66ns,最长响应时间为 8.1 ns。由此可见 ,异步 ACS在性能方面较同步 ACS存在优势。     

异步集成电路标准单元的设计与实现

设计异步集成电路时,常用的异步标准单元的分类、电路设计方法和电路结构．详细介绍了C单元和异步数据通路的设计与实现,提出了一种异步实现结构的异步加法单元、异步比较单元和异步选择单元电路．利用设计的异步标准单元构成了一个适用于Viterbi解码器的异步ACS(加法器一比较器一选择器),并通过0．6μmCMOS工艺进行投片验证．当芯片工作电压为5V,工作频率为20MHz时的功耗为75．5mW．芯片的平均响应时问为19．18DS,仅为最差响应时间23．37ns的82％．从而验证了异步标准单元的正确性和异步电路在性能方面较同步电路存在的优势．     

一种适用于通信系统的异步加-选择-比较器

介绍了一种适用于Viterbi解码器的异步ACS(加法器-比较器-选择器)的设计.它采用异步握手信号取代了同步电路中的整体时钟.给出了一种异步实现结构的异步加法单元、异步比较单元和异步选择单元电路.采用全定制设计方法设计了一个异步4-bit ACS,并通过0.6μm CMOS工艺进行投片验证.经过测试,芯片在工作电压5V,工作频率20MHz时的功耗为75.5mW.由于采用异步控制,芯片在"睡眠"状态待机时不消耗动态功耗.芯片的平均响应时间为19.18ns,仅为最差响应时间23.37ns的82%.通过与相同工艺下的同步4-bit ACS在功耗和性能方面仿真结果的比较,可见异步ACS较同步ACS具有优势.     

新型的DSP处理器高速低功耗多功能乘累加单元

介绍了一种采用新型结构的应用于DSP处理器的多功能高速低功耗乘累加单元（MAC）。该设计采用了异步互锁流水线技术,极大的降低了功耗。在整个设计的关键路径即部分积产生和生成部分采用的互补部分积字校正（CPPWC）和三维压缩法（TDM）很好的优化了设计,提高了速度。嵌入该乘累加单元的DSP处理器采用SMIC 0．18CMOS工艺进行了流片。经测试,该设计优于采用传统结构的同类设计,其时延为3．34ns,功耗为13．9247mw。     

一种适用于通讯系统的异步加-选择-比较器(英文)

介绍了一种适用于Viterbi解码器的异步ACS(加法器比较器选择器)的设计.它采用异步握手信号取代了同步电路中的整体时钟.给出了一种异步实现结构的异步加法单元、异步比较单元和异步选择单元电路.采用全定制设计方法设计了一个异步4 -bit ACS,并通过0 .6μm CMOS工艺进行投片验证.经过测试,芯片在工作电压5V,工作频率20MHz时的功耗为75. 5mW.由于采用异步控制,芯片在“睡眠”状态待机时不消耗动态功耗.芯片的平均响应时间为19 .18ns,仅为最差响应时间23 .37ns的82%.通过与相同工艺下的同步4 -bit ACS在功耗和性能方面仿真结果的比较,可见异步ACS较同步ACS具有优势.     

一种数据流处理器的异步流水结构设计

介绍了一种基于握手协议的异步数据流处理器.首先阐述了数据流处理器的基本结构,4相捆绑数据握手协议.并随后根据DFP自身特点提出了改进式自控式单元结构应用于握手协议的硬件实现,以及2级循环分支流水结构应用于异步流水.最后就基本操作运算对该结构进行了仿真验证.     

PowerPC8270数据处理模块的异步总线接口设计

针对嵌入式计算机系统中的60X总线应用,文章提出了一种PowerPC8270数据处理模块的异步总线接口设计。文章先介绍了该模块的系统结构,然后主要介绍了PowerPC8270处理器的异步总线接口硬件结构和软件设计思想,支持外部设备的灵活访问。     

用CPLD实现码速变换

本文介绍利用可编程器件ＣＰＬＤ实现计算机异步速率(５７．６ｋ、２３０．４Ｋ、４６０．８ｋ等)向相邻标准速率(６４k、２５６ｋ、５１２ｋ等)变换的原理及设计方法,为实现ＰＣ机异步数据与同步设备相连接提供了一种简易的实现方法。     

基于单载波频域均衡的异步空时协作传输机制

 异步环境下,空时协作传输系统的各中继站点无法精确同步,导致不能直接使用正交空时分组码;异步还可能导致采样时刻的不理想,由于脉冲成型滤波器的缘故,使得平衰落信道变成频率选择性衰落信道,严重影响系统性能.针对这些问题,本文提出一种基于单载波频域均衡的异步空时协作传输机制.各中继站点基于正交空时分组码的思想对数据执行逆序共轭等简单操作后发送;目的站点对接收数据进行快速傅立叶变换(FFT)后,通过线性组合分离重叠在一起的数据帧,然后对组合输出的数据执行频域均衡,最后执行快速傅立叶逆变换(IFFT)还原发送数据.由于FFT和IFFT有快速算法,因此新机制有较低的复杂度.理论分析和仿真结果表明:即使在异步环境下,提出的新机制也能获得空时分组码所提供的分集增益.     

异步Viterbi解码器同步接口的设计

提出了一种利用异步 FIFO ( First In First Out)连接异步逻辑电路与同步逻辑电路的方法 ,并设计实现了相应的异步 FIFO电路 ,作为连接异步 viterbi解码器和其他同步逻辑电路的同步接口。对异步 FIFO的级数与异步 viterbi解码器内部的时序关系进行了分析。用逻辑仿真的动态时序分析表明 ,当同步电路时钟的周期大于 130 ns时 ,具有同步接口的异步 viterbi解码器可以与同步电路正常协同工作。具有简单接口电路的异步解码器 ,既能发挥异步电路功率效率高的优点 ,而且能嵌入同步电路系统     

Architectural Design Issues in a Clockless 32‐Bit Processor Using an Asynchronous HDL

As technology evolves into the deep submicron level, synchronous circuit designs based on a single global clock have incurred problems in such areas as timing closure and power consumption. An asynchronous circuit design methodology is one of the strong candidates to solve such problems. To verify the feasibility and efficiency of a large‐scale asynchronous circuit, we design a fully clockless 32‐bit processor. We model the processor using an asynchronous HDL and synthesize it using a tool specialized for asynchronous circuits with a top‐down design approach. In this paper, two microarchitectures, basic and enhanced, are explored. The results from a pre‐layout simulation utilizing 0.13‐μm CMOS technology show that the performance and power consumption of the enhanced microarchitecture are respectively improved by 109% and 30% with respect to the basic architecture. Furthermore, the measured power efficiency is about 238 μW/MHz and is comparable to that of a synchronous counterpart.     

Asynchronous Communication of 2D Motion Information Using Winner-Takes-All Arbitration

We describe a system that communicates motion informationcomputed in a 2D photosensitive array using fully arbitered,asynchronous channels. The architecture is neurally inspired,and employs analog winner-takes-all (WTA) circuits, instead ofthe digital binary-tree arbiters found in other designs. We havefabricated a prototype system that incorporates an array of 9×12 pixels in a 2 µm, double-polysilicon,double-metal process. Experimental results verify system functionalitywith a full-handshaking communication cycle of 3 µs.We have tested the WTA circuits independently, and have verifiedtheir operation down to an 18 ns cycle.     

Radix-2 FFT butterfly processor using distributed arithmetic

A parallel-data VLSI architecture for computation of the fast Fourier transform (FFT) is described. The processor is based on a computationally efficient vector rotate algorithm. Use of a 2-dimensional pipeline configuration allows a radix-2 butterfly operation to be performed once every system clock cycle (250 ns) to generate real or imaginary transform components. The architecture is considered to be a computationally efficient VLSI approach for high-bandwidth computation of the FFT. The design and performance of an 8-bit FFT butterfly processor are described.     

Synchronous Full-Scan for Asynchronous Handshake Circuits

Handshake circuits form a special class of asynchronous circuits that has enabled the industrial exploitation of the asynchronous potential such as low power, low electromagnetic emission, and increased cryptographic security. In this paper we present a test solution for handshake circuits that brings synchronous test-quality to asynchronous circuits. We add a synchronous mode of operation to handshake circuits that allows full controllability and observability during test. This technique is demonstrated on some industrial examples and gives over 99% stuck-at fault coverage, using test-pattern generators developed for synchronous circuits. The paper describes how such a full-scan mode can be achieved, including an approach to minimize the number of dummy latches in case latches are used in the data path of the handshake circuit.