多排焊盘外壳封装IC金丝球焊键合技术

在多层多排焊盘外壳封装电路的引线键合中,由于键合的引线密度较大,键合引线间的距离较小,键合点间的距离也较小,在电路的键合中就需要对键合点的位置、质量、键合引线的弧线进行很好的控制,否则电路键合就不能满足实际使用的要求。文中就高密度多层、多排焊盘陶瓷外壳封装集成电路金丝球焊键合引线的弧线控制、外壳焊盘常规植球键合点质量问题进行了讨论,通过对键合引线弧线形式的优化以及采用"自模式"植球键合技术大大提高了电路键合的质量,键合的引线达到工艺控制和实际使用的要求。同时,外壳焊盘上键合的密度也得到了提高。     

陶瓷外壳封装集成电路自动铝丝超声楔焊键合的工序检查

本文简要描述了陶瓷外壳封装集成电路自动铝丝楔焊键合的工序检查。检查内容包括键合引线的显微镜观察和键合引线的抗拉强度测试。     

夹层式叠层芯片引线键合技术及其可靠性

随着电子封装技术的快速发展,叠层封装成为一种广泛应用的三维封装技术,该技术能够满足电子产品高性能、轻重量、低功耗、小尺寸等日益增长的需求。针对陶瓷封装腔体中的夹层式叠层芯片结构,键合点与键合引线处于陶瓷外壳空腔中,未有塑封料填充固定,区别于塑封叠层芯片封装器件,优化其引线键合技术,并做了相应可靠性评估试验。键合引线偏移长度最大为0.119 mm,未出现键合引线间隙小于设计值、碰丝短路等情况,为高可靠叠层芯片封装研究提供了参考。     

陶瓷外壳封装的高引线数(VLSI的自动铝丝楔焊键合)

一引言随着集成电路芯片设计技术和制造技术的不断进步，使集成电路的复杂程度不断增加。同时，给集成电路的引线键合工作也增加了相当大的难度。目前国内的VLSI需键合的引线数一般达68～84根（国外最多的达500根引线以上）。由于集成电路的I／O数多，常规的DIP外壳已不能满足封装应用要求，而需采用高密度陶瓷外壳，如LCC、PGA、QFP等（国外已有uPGA、BGA等）。对于用LCC、PGA、QFP这类高密度陶瓷外壳封装的VLSI的引线键合，传统的手工键合已不能满足应用的要求，而必须采用半自动或自动引线键合技术。由于陶瓷外封装集成电…     

基于Minitab DOE的铝丝楔焊键合工艺参数优化

为提高国产陶瓷外壳用于铝丝楔焊键合的可靠性和产品质量,利用Minitab统计软件对一种封装形式为CQFP84的国产陶瓷外壳用于铝丝楔焊键合的工艺参数进行试验设计,并对试验结果进行直观分析和方差分析。讨论过键合功率、键合压力、键合时间及超声功率缓慢上升时间(Ramp)对键合拉力的影响及其显著程度。试验研究表明第2段参数的键合压力、第2段参数的键合功率及第1段参数的Ramp对键合拉力值有显著影响,以键合拉力为参考指标,得到了较优的键合工艺参数,通过验证试验键合拉力相比工艺参数优化前有明显提高,分散度也有明显改善,达到了提高产品可靠性的目标。     

金属外壳引线键合可靠性研究

引线键合以工艺简单、成本低廉、适合多种封装形式的优势,在连接方式中占主导地位。其中把内部电路与金属外壳内引线柱之间的连接称为引线键合,目前90%以上的封装管脚采用引线键合连接。引线键合强度和可靠性不仅与键合工艺有关（比如键合工艺参数、键合设备、操作技能等因素）,而且与外壳引线的镀覆结构、镀层厚度、内引线柱高度等因素密切相关。文章简要介绍了引线键合工艺的基本原理,通过试验分析并比较了金属外壳镀覆结构、镀层厚度、内引线柱高度对键合可靠性的影响,提出了优化键合可靠性的外壳设计原则。     

陶瓷四边引线扁平外壳设计中的几个问题

陶瓷四边引线扁平外壳由于其具有I/O端子数多、重量轻、体积小、表贴式的特点,可 较好地满足集成电路芯片高可靠性封装要求。文章叙述了CQFP陶瓷四边引线扁平外壳设计中应注意的 一些问题。如对产品结构、内引线键合指、外引线外形、互连孔位置等关键技术工艺进行周密设计,才 能保证产品的质量。     

功率器件封装工艺中的铝条带键合技术

文章回顾了功率器件封装工艺中几种常见的互连方式,主要介绍了铝条带键合技术在功率器件封装工艺中的主要优点,特别是它应用在小封装尺寸的功率器件中。铝条带的几何形状在一定程度上降低了它在水平方向的灵活性,但却增加了它在垂直方向上的灵活性。铝条带垂直方向的灵活性可以让我们使用最少的铝条带条数来达到功率器件键合的要求。也由于几何形状的不同,铝条带键合具有一些不同于铝线键合的特点,但它对粘片工艺、引线框架和包封工艺的要求与粗铝线键合极其相似,可以与现有的粗铝线键合工艺相兼容,不需要工艺和封装形式的重新设计。     

表贴式MMIC高密度封装外壳微波特性设计

基于高温共烧陶瓷(HTCC)工艺,研制了一款32根引脚方形扁平无引线封装(CQFN)型微波外壳,外形尺寸仅为5mm×5mm×1.4mm。该外壳采用侧面挂孔的方式实现微波信号从基板底部到外壳内部带状线和键合区微带线的传输,底部增加了密集阵列接地过孔以消除高密度引脚间的耦合。对制作的外壳进行了微波性能测试,在C波段内的插入损耗小于0.5dB,驻波比小于1.3,隔离度大于30dB。该小型化表贴陶瓷外壳适用于C波段的微波单片集成电路(MMIC)的高品质气密封装,且便于批量化生产。     

三维封装中引线键合技术的实现与可靠性

结合半导体封装的发展,研究了低线弧、叠层键合、引线上芯片、外悬芯片、长距离键合和双面键合6种引线互连封装技术;分析了各种引线键合的技术特点和可靠性.传统的引线键合技术通过不断地改进,成为三维高密度封装中的通用互连技术,新技术的出现随之会产生一些新的可靠性问题;同时,对相应的失效分析技术也提出了更高的要求.多种互连引线键合技术的综合应用,满足了半导体封装的发展需求;可靠性是技术应用后的首要技术问题.     

多层芯片应用中的封装挑战和解决方案

The continuous growth of stacked die packages is resulting from the technology‘s ability to effectively increase the functionality and capacity of electronic devices within the same footprint as a single chip.The increased utilization of stacked die packages in cell phone and other consumer products drives technologies that enable multiple die stacks within a given package dimension.This paper reviews t6he technology requirements and challenges for stacked die packages.Foremost among these is meeting package height is 1.2mm for a single die package.For stacked die packages,two or more die need to fit in the same area.That means every dimension in the package has to decrease,including the die thickness.the mold cap thickness,the bond line thickness and the wire bond loop profile.The technology enablers for stacked die packages include wafer thinning,thin die attachment,low profile wire bonding,bonding to unsupported edges and low sweep molding.     

一种基于低温共烧陶的无引线键合封装

为提高微机电系统(MEMS)加速度计的可靠性,减小因为引线键合断裂造成的传感器失效,该文设计了一种基于低温共烧陶瓷的无引线键合封装。该封装采用阳极键合技术将低温共烧陶瓷基板与芯片连接,同时将电路转接板同步集成。结果表明,该封装结构可减小传感器的封装尺寸,有效提高了MEMS加速度计的可靠性。     

叠层芯片封装技术与工艺探讨

论述了在叠层芯片封装的市场需求和挑战。首先采用在LQFP一个标准封装尺寸内,贴装2个或更多的芯片,这就要求封装体内每一个部分的尺寸都需要减小,例如芯片厚度、银胶厚度,金丝弧度,塑封体厚度等,要求在叠层封装过程中开发相应的技术来解决上述问题。重点就芯片减薄,银胶控制,无损化装片,立体键合,可靠性等进行了详细的介绍。     

Fatigue life evaluation of wire bonds in LED packages using numerical analysis

Reliability of LED packages is evaluated using several tests. When a thermal shock test, which is one of the reliability tests, is conducted, the most common failure mode is wire neck breakage. In order to evaluate the wire bonding reliability of LED packages, performing the thermal shock test is time-consuming. In this paper the wire bonding reliability for LED packages is evaluated by using numerical analysis. A wire bonding lifetime model for the thermal shock test was developed, which is based on Coffin-Manson fatigue law. The model was calibrated from fatigue data of thermal shock tests and volume averaging accumulated plastic strains. The accumulated plastic strains were calculated by using finite element analysis corresponding to the test conditions. The test conditions were changed by silicones, package sizes, wire bonding diameters, heights, and lengths. The calibrated model was used to estimate the number cycle to failure so that the wire bonding reliability for the thermal shock test was evaluated by performing the numerical analysis. Furthermore, we used a response surface methodology to study the relationship between the wire loop and the accumulated plastic strain to determine the optimal wire loop. The plastic strain was a function of diameter, height and length. At the optimal point, the number of cycle to failure for the thermal shock test was suggested using the wire bonding lifetime model.     

绝缘引线在陶瓷封装中的应用

随着半导体封装持续朝着多引脚、小节距及多列多层叠的方向发展,引线键合技术正面临越来越大的挑战。当陶瓷空封器件中的键合引线长度大于3.0 mm时,在加电冲击试验过程中键合引线容易出现瞬间的短路而导致器件失效。文章主要阐述了产生该问题的基本原因,提出了采用绝缘引线键合解决该问题的可行性,介绍了绝缘引线的基本特性,并用实际封装的电路进行了绝缘引线键合的可靠性研究,根据研究结果,提出了绝缘引线可有限应用于陶瓷封装的结论。     

先进封装中引线键合前等离子处理

当今的封装工程师们正面临许多挑战,包括降低封装成本策略、成品率提高工艺过程以及错综复杂的无损伤处理、小尺寸器件如多芯片模块、叠层封装和混合电路封装等。为了确保更高的器件可靠性和最小的制造成本,一种经过充分处理的表面因其能够显著提高键合质量和可靠性而成功地在先进封装的引线键合中扮演了重要角色。气体等离子技术能够用于在引线键合前清洗焊盘以改进键合强度和成品率。这是进行表面处理的一种十分有效的方法,它能够显著地改进制造能力、可靠性以及先进封装的成品率。主要讨论了在引线键合前表面处理采用的等离子体的类型及其相关的一些考虑,并评论了实验结果和环氧树脂排放污染的实例细节及有关衬底材料和器件特性。     

环氧树脂模填加剂模压处理后对MOS场效应晶体管引线键合可靠性的影响

氧化硅填充环氧树脂在作为芯片封装的密封中对微电子器件的可靠性与功能起着一种主要影响。在帮助了解铝引线键合内部类似功率MOS场效应晶体管的一种含铅电子组件的可靠性,在热力学机械特性试验结果表明由于栅离层的焊线接近引线框架,在键合后从-40℃到125℃的功率热循环下,导致了键合样品的一种电气开路。采用有限元模型模拟了这种封装应力,根据经验检验结果本模拟预示那些在引线键合支撑的焊跟处具有较高的平面剪切力。由数字模拟和试验数据获得的结果可作为选定适当模塑添加剂的一种指导路线。