基于FPGA的大动态范围数字AGC的实现

数字中频接收机中,采用可变增益放大器AD603、数字可控增益放大器AD8320和FPGA实现大动态范围的教字自动增益控制(AGC).该设计充分利用AD9220的两个指示输入信号范围的输出端口和FPGA编程同时控制可变增益放大器和数字可控增益放大器,即使用同一控制字同时控制两个增益,从而实现增大AGC动态范围,简化电子设备调试,提高接收机工作性能的目的.     

基于FPGA的大动态范围数字AGC的实现

数字中频接收机中,采用可变增益放大器AD603、数字可控增益放大器AD8320和FPGA实现大动态范围的数字自动增益控制（AGC）。该设计充分利用AD9220的两个指示输入信号范围的输出端口和FPGA编程同时控制可变增益放大器和数字可控增益放大器,即使用同一控制字同时控制两个增益,从而实现增大AGC动态范围,简化电子设备调试,提高接收机工作性能的目的。     

QAM解调器自动增益控制的设计

提出了一种针对数字电视DVB—C系统QAM解调器自动增益控制模块的设计方案，该设计通过前端AGC模块控制高频头和中频放大器增益。补偿信号衰减，通过解调器内部数字AGC精确调整信号电平。     

声波电路自动增益控制设计与实现

自动增益控制是声波测井中主要的声波处理方法和手段,该文着重介绍自动增益控制的设计与实现方法。本设计采用基于AD5263和LTC6911芯片的数字自动增益控制,完成0～69dB的增益范围控制,通过现场试验,其具有控制精度高、调节速度快、稳定性好、操作简易等优点。     

单脉冲雷达接收机DAGC设计

自动增益控制（AGC）电路是单脉冲雷达实现精确目标跟踪的重要组成部分。通过对比、分析两种不同的AGC设计方法,提出了一种可用于单脉冲雷达接收机增益控制的数字AGC设计方案,并利用高速A/D、D/A芯片、现场可编程逻辑门阵列等集成器件设计了单脉冲雷达接收机的数字增益控制电路。     

AD8369及其在数字中频接收机中的应用

介绍了数字可变增益放大器(DVCA)AD8369的电路结构及其关键技术指标，并用该芯片为数字中频接收机设计了全数字自动增益控制(DAGC)系统，给出了其控制回路及其实现算法。该DAGC系统具有收敛速度快、工作稳定性好和抗饱和能力强等特点。     

基于FPGA短波发射机音频AGC算法的设计与实现

为了使短波发射机前端接收到的音频信号的幅度稳定，需要对射频输出之前的音频信号进行自动增益控制（Automatic Generation Control,AGC）处理。介绍了AGC的原理和分类，以及数字AGC的重要技术指标参数等，详细介绍了一种基于现场可编程门阵列（Field Programmable Gate Array,FPGA）的浮点同步数字AGC算法，给出了此算法在短波发射机中使用的详细流程图。通过仿真实验和具体项目中的应用情况验证了该算法的可行性。     

三路单脉冲雷达接收机DAGC技术的工程实现

分析单脉冲雷达接收机DAGC的基本原理,给出灵敏度时间(STC)控制、手动增益控制及自动增益控制的数字实现方法以及相应的硬件、软件结构框图。根据实践经验讨论了数字AGC技术工程化设计中需考虑的衰减量波动、数控衰减器在中频电路中引入的冲击振荡、频率捷变状态中通道增益和数字AGC技术实现对接收机增益控制等几个问题,以及解决途径。     

接收机动态范围分析

从接收机动态范围的概念出发,讲述了动态范围在接收机设计中的重要性。分析影响动态范围的几个因素,包括前端预选器的选择性、放大器增益分配、自动增益控制等,并基于数字中频接收机给出了扩大接收机动态范围的常规方法,如自动增益控制、中频限幅器和对数放大器等,分别指出常规方法应用于宽带数字接收机的局限性。     

宽带电台中的CMOS自动增益控制设计

自动增益控制(AGC)环路能够实现对输出信号幅度的精确控制,是射频接收器中不可或缺的一部分。提出了一种用于射频宽带电台中的自动增益控制环路。针对自动增益控制环路,从可编程增益放大器(PGA)、可变增益放大器(VGA)和峰值比较器3个角度论述了电路结构和设计方法。对AGC的功能实现和性能指标进行了仿真分析。仿真结果表明,该自动增益放大器在0.13μm互补型金属氧化物半导体(CMOS)工艺下,具有80 d B动态范围,增益步进为1 d B。     

一种多功能数字可见光CCD相机的设计

介绍了一种多功能数字可见光CCD相机的整体设计过程,并给出了原理框图,详细说明了相机的外同步、电子快门、自动增益、疵点探测和补偿,以及伽玛校正等功能.     

New digital automatic gain control for p.c.m. signals

A new design for digital automatic gain control for p.c.m. telephony is presented. This new design is capable of processing 30 speech channels. It avoids putting highest gain where there is no speech. It has manual and automatic facilities.     

A novel analog/digital reconfigurable automatic gain control with a novel DC offset cancellation circuit

An analog/digital reconfigurable automatic gain control(AGC) circuit with a novel DC offset cancellation circuit for a direct-conversion receiver is presented.The AGC is analog/digital reconfigurable in order to be compatible with different baseband chips.What’s more,a novel DC offset cancellation(DCOC) circuit with an HPCF(high pass cutoff frequency) less than 10 kHz is proposed.The AGC is fabricated by a 0.18μm CMOS process.Under analog control mode,the AGC achieves a 70 dB dynamic range with a 3 dB-bandwidth larger than 60 MHz.Under digital control mode,through a 5-bit digital control word,the AGC shows a 64 dB gain control range by 2 dB each step with a gain error of less than 0.3 dB.The DC offset cancellation circuits can suppress the output DC offset voltage to be less than 1.5 mV,while the offset voltage of 40 mV is introduced into the input.The overall power consumption is less than 3.5 mA,and the die area is 800×300μm~2.     

一种用于DVB-C的全数字QAM解调器结构

该文提出了一种适用于数字有线电视的全数字QAM解调器结构,对解调器的载波恢复、符号同步、自动增益控制和自适应均衡等进行研究分析,通过仿真给出了相应的参数,最后给出整个解调器在AWGN信道条件下的误码性能,从仿具结果可以看出,该文提出的解调器具有较好的性能,且易于全数字实现。     

基于STUDER的播控系统的字时钟同步应用

在数字音频系统中,字时钟同步对于系统稳定、信号传输是至关重要的。介绍字时钟同步的基本理论,包括同步原理、实现方式以及传输方式并以郑州人民广播电台新播控中心为例来说明在实际应用中的实现方式。     

低功耗低误码率的传感器网络节点芯片数字基带设计

本文针对无线传感器网络节点片上系统特点和需求,研究一种低功耗、高性能、低误码率的数字基带(Easibaseband),提出了一种复用加法器和乘法器的设计方法,实现了匹配滤波器,可节省硬件资源并提高系统性能;提出了一种自适应门限的自动增益控制方法,可配合软硬件协同的工作方式,节省接收机的功耗;提出了采用自适应门限的施密特触发器方式进行信号相位判决的方法,降低了解调误码率.本设计在Xilinx的Spartan-3E FPGA上验证并实现,测试结果表明,本收发机的数据传输率可达到111kb/s并支持ISM2.4GHz频段的射频芯片,比传统的并行滤波器节省了5/6的硬件资源,比不采用自动增益控制节省了10.8%的接收机功耗,在信噪比13dB时,误码率在10-4以下,远低于WiseNET的接收误码率.     

4G系统中数字AGC技术研究与FPGA实现

在4G无线通信系统中,需要自动增益控制 (Automatic Gain Control,AGC) 模块来扩大接收机的动态范围,同时保证系统响应时间。提出了一种基于4G下行同步码平均功率检测的数字AGC算法,在同步信号的控制下,此算法运用滑动窗方法在一定时间内来提取相关运算平均功率的最大值,然后在查找表内查找出此时的控制字,最后经过运算后送入数控衰减器。此算法运用MATLAB进行仿真验证,然后在FPGA内进行了设计与实现。测试结果表明,该算法功能正确,且系统响应时间快速。