ARP交织器在Turbo码全并行译码算法中的应用研究

Turbo码全并行译码(FPTD)算法大幅度提高了Turbo码的译码吞吐量,但是其性能依然受限于码率和二次项置换多项式(QPP)交织器的使用.针对这一问题,将近似正则置换(ARP)交织器应用到Turbo码FPTD算法中,利用ARP交织器随码率变化的灵活性,进一步改善算法的性能.仿真结果表明,使用ARP交织器的FPTD算法能够适应更灵活的码率,获得了性能的提高.     

新颖的低延迟并行Turbo译码方案

为了减小MAP类算法因迭代和递推计算引起的译码延迟,提出了一种新的降低延迟的并行译码方案.新方案的关键是设计新型的无冲突(CF,collision-free)交织器,在对CF准则分析之后,利用滑动窗的思想,提出了基于窗的CF交织器设计准则和一种实现方法,新CF交织器可以立即使两级SISO处理器之间传递的外信息作为彼此的先验信息用于下一次分量译码以减小译码延迟.最后仿真验证了新并行译码方案的误比特性能.     

高速并行Turbo译码中的交织器技术研究

为了适应高速率通信系统的发展要求,Turbo码可采用并行译码的结构方式来降低时延.然而在并行Turbo码译码中,交织器的随机特性可能会导致多个数据同时写入同一个存储器,这就造成了存储器的访问冲突.如何设计出无冲突交织器是并行Turbo译码器的设计难点.文中对当前国内外的并行Turbo译码无冲突交织器设计方案进行了综述,对几种新的交织器分析研究.     

Turbo码的一种并行译码方案及相应的并行结构交织器研究

Turbo码基于MAP算法译码的递推计算所引入高的译码延迟限制了Turbo码在高速率数据传输中的应用。为了解决这个问题,该文提供了一种降低译码延迟的并行译码方法。并行处理方案的实现必须通过适当的交织以避免两个译码器对外信息读写的数据冲突。该文在分析了任意无冲突交织方式可能性的存在之后,给出了设计任意地适用于并行处理方案的S随机交织器的方法。仿真验证了并行译码方案的误比特性能。     

基于无冲突多项式交织器的高速并行Turbo解码器

提出了基于高次多项式无冲突交织器的Turbo码并行解码的优化实现方法,解码器采用MAX-Log-MAP算法,完成了从Matlab算法设计验证到RTL设计、FPGA验证,并在LTE无线通信链路中验证.设计的Turbo并行高速解码器半次迭代的效率为6.9 bit/cycle,在最高迭代为5.5次、时钟频率为309MHz下,达到207Mb/s的吞吐率,满足高速无线通信系统的要求,交织和解交织采用存储器映射方法.该设计节约了计算电路和存储量.     

基于3GPP交织器的可变码长Turbo码并行交织器设计

高速Turbo译码器实现中交织器的设计是一个非常重要的问题。在没有任何性能损失的情况下设计无内存访问冲突、高并行度的交织器已有多种方法，但是它们不能够根据码长参数的变化实时产生，这限制了译码器设计的灵活性。现提出了一种基于3GPP中可变码长交织器的并行交织器，其最大的优点就是可以实时产生。并且通过计算机仿真给出了这种交织器的性能，并与3GPP标准中的交织器做了性能比较。     

基于FPGA的Turbo译码交织器设计

介绍了一种Turbo译码交织器的现场可编程门阵列（Field Programmable Gate Array，FPGA）硬件实现方案，将交织算法的软件编程和FPGA内部的硬件存储块相结合，有效地降低了译码器的硬件实现复杂度，减小了译码延时，并且给出了具体的译码器内交织器FPGA实现原理框图。     

Turbo码中基4并行QPP交织器算法研究

为了最小化相邻比特之间的相关性,在Turbo编码过程中引入交织器.QPP交织器作为无竞争交织器,结构灵活,性能优良,然而计算过程比较复杂,增加了硬件电路的设计难度.为了解决这个问题,本文提出了一种简化的4路并行基4交织器算法.将交织地址的计算简化为递推计算,并进一步推导了4路并行基4条件下交织器设计,设计了一种单入多出...     

Turbo码中交织器的作用及设计

分析了Turbo码的编译码方案,然后讨论了交织器在Turbo码设计方面的重要作用,给出了几种交织器的实现方法,并模拟分析了其性能。     

短Turbo码的交织器设计

介绍了一种短Turbo码交织器的设计方法 ,给出了一个短交织器的设计例子 ,其仿真结果表明 ,这种交织器对于短Turbo码很有效。在Turbo码帧长度处于 10 0到 10 0 0时 ,与Turbo码使用块交织和伪随机交织相比 ,误码性能有了大幅度的提高。     

交织器的研究和在Turbo码中的应用

交织器不但在传输性能较差的无线信道中，提高了抗突发错误的能力，而且在Turbo码的设计中起到了重要作用。本文分析了几种交织器的基本原理并对其性能进行了比较，提出了今后交织器研究的重点。     

WCDMA中Turbo码算法及质数交织器的研究

介绍了WCDMA中所采用的Turbo码编码结构中、质数交职器、MAP解码算法，进而给出不同内交织结构下，基于MAP算法的Turbo码译码性能仿真曲线与相关结论。     

基于FPGA的Turbo码交织器的设计与实现

在Turbo码设计中,交织器的设计具有重要的地位。介绍了交织器的基本理论以及几种常见的交织器,给出了一种通用交织器的电路设计方案,并通过对两种交织器的仿真测试,验证了设计方案的正确合理。     

短帧Turbo码交织器的设计

本文给出一种分组交织器与最佳周期交织器相结合对数据进行交织的方案，可应用在短帧Turbo码交织器的设计中。通过对这种交织器的性能进行计算机模拟，本文得出在短帧Turbo码中该交织器的性能优于伪随机交织器和一般的分组交织器的性能。     

低复杂度Turbo码译码并行实现

MAX-LOG-MAP是Turbo码译码算法的简化算法,本文提出了该算法的并行阵列集成电路实现结构,给出阵列的数据流向和译码算法在阵列中的计算过程,分析了阵列结点联接关系和数据存贮结构,以及数据运算之间的简单时序关系.通过计算机仿真,证明了这种并行实现结构的正确性.     

一种短时延的Turbo码并行译码算法

由于迭代译码是Turbo码译码的主要特点,因而在译码的过程中会带来很大的时延.为了减小译码延时,本文将整块译码器分成w个子块,并且运用计算复杂度低的T-BCJR算法,在相邻的子块译码器之间相互运用边界分配值作为下一次迭代的初始值,而不是采用各相邻的子块之间重叠部分进行译码,故使译码延时下降为原来的1/w。