基于DSP的高动态锁相环的实现

文中介绍了常见锁相环的基本结构,分析了相位检测器、环路滤波器和压控振荡器的执行情况。PLL环路滤波器的系统函数表明,环路滤波器的性能基本上决定了锁相环的质量。侧重于环路滤波器的设计,结合锁相在高动态GPS接收机环路中的应用,提出了在高动态环境中,一种两相锁频环辅助三相锁相环数字滤波器的细节。模拟结果表明,该锁相环的性能比普通PLL已大大改善,并完全符合高动态信号跟踪的要求。     

数字锁相环在位同步中的应用与实现

给出了一种适用于数字接收机的位同步数字锁相环算法.首先分析了数字锁相环的各个组成部分,详细推导了数字锁相环路中环路滤波器参数、鉴相增益等各个参数的计算公式;然后利用 Matlab分别仿真了环路对输入信号相位和频率阶跃的响应,对仿真结果进行了分析.仿真结果表明,采用数字锁相环的位同步电路对输入信号的相位和频率阶跃具有较好的跟踪性能.最后说明了在环路设计中应该注意的几个问题.     

GNSS接收机锁相环最佳环路带宽的选取

锁相环环路带宽值的选取对于锁相环的跟踪误差性能有重要影响。基于全球卫星导航系统(GNSS）接收机中常用锁相环结构与数学模型,首先介绍了锁相环及其重要组成部分环路滤波器的结构和原理,然后分析了环路带宽的取值对锁相环两个最重要的误差源——环路热噪声误差和晶振阿伦偏差的影响,给出了低动态下使锁相环总的跟踪误差最小的最佳环路带宽的理论表达式。对基于由现场可编程门阵列（FPGA）芯片、温补晶振和模/数接口电路构建的实际硬件接收机平台进行了验证,结果表明：当根据最佳环路带宽的理论表达式取环路带宽值时,锁相环的跟踪误差最小。所推得的理论表达式不仅可以应用于GNSS接收机,也适用于一般的载波跟踪环设计。     

一种低复杂度GPS载波跟踪环路设计

 GPS接收机载波跟踪环路的鉴别器和滤波器设计决定了跟踪环路的性能,也在很大程度上决定了GPS接收机的性能.本文在分析了传统锁相环和锁频环鉴别器算法的基础上,提出了一种锁相锁频环共用四象限反正切函数单元的鉴别器算法;同时,在研究了基于双线性Z变换积分器与矩形波数字积分器的滤波算法基础上,提出了一种基于矩形波数字积分器的锁频环辅助锁相环的滤波器算法.综合这两种新算法给出一种低复杂度的GPS接收机锁相锁频环设计方法.通过理论分析与仿真实验,证实该GPS载波跟踪环路设计不但具有良好的跟踪性能,且与传统设计方案相比具有运算量小,复杂度低,占用资源少等优点,更易于工程实现.     

全数字接收机平方定时恢复环路

本文着重研究全数字接收机中定时恢复环路的设计．该环路由内插滤波器，预滤波器，平方定时误差检测，环路滤波和定时控制单元组成，仿真结果表明．通过预滤波明显减小了定时抖动，该算法可以达到较好的性能，井由单片FPGA实现，该芯片已成功用于QM全数字接收机中。     

全数字接收机平方定时恢复环路

本文着重研究全数字接收机中定时恢复环路的设计,该环路由内插滤波器,预滤波器,平方定时误差检测,环路滤波和 定时控制单元组成,仿真结果表明,通过预滤波明显减小了定时抖动,该算法可以达到较好的性能,并由单片FPGA实现, 该芯片已成功用于QAM全数字接收机中。     

三阶锁相环环路滤波器参数设计

锁相环在通信、遥测、导航等领域有着广泛的应用,三阶锁相环由于其频率斜率跟踪能力,越来越受到重视,特别是深空探测的极窄带应用。利用系统稳定性分析方法和高阶系统分析理论,分别对两种模型的二阶环路滤波器,即理想二阶滤波器和三参数滤波器模型,推导了参数设计公式,给出三阶锁相环设计参数的模拟及数字环路公式,并与JPL数字锁相环(DPLL)的设计参数经验公式进行比较。仿真结果表明,3种设计方法近似相同,而所推导的参数设计方法优点在于可以灵活配置系统的零、极点的位置以及阻尼系数等多种参数,为各种变带宽和自适应算法提供理论和应用基础。     

一种大频偏和低信噪比条件下的全数字锁相环设计

全数字锁相环设计是相干解调全数字接收机载波同步和位同步的关键技术,而大频偏和低信噪比分别从两个方面增加了环路设计的难度.该文在此背景下,以捕获时间和跟踪性能为指标,从模拟环路分析出发,给出一种适用于大频偏和低信噪比条件的全数字锁相环设计.     

PPM光通信相关式数字锁相环时隙同步器

脉位调制（PPM）光通信的时隙同步器可用数字锁相环来实现，文中介绍此锁相环的相关式数字滤波器（DLF）原理及基于可编程逻辑器件（EPLD）的数控振荡器（DCO）原理。对环路进行了计算机模拟，表明这种时隙同步器是具有优良的抗噪性能和快速同步能力的。     

低相噪、低杂散数字锁相频率合成器

本文分析了数字锁相频率合成器的相位噪声,用控制论方法对低相噪、低杂散锁相环的环路滤波器进行了设计,并通过某L波段频率合成器的成功研制得到了验证。     

低相噪、低杂散数字锁相频率合成器

本文分析了数字锁相频率合成器的相位噪声,用控制论方法对低相噪、低杂散锁相环的环路滤波器进行了设计,并通过某L波段频率合成器的成功研制得到了验证.     

一种采用N先于M环路滤波器的全数字锁相环路的设计实现

介绍了一种采用N先于M环路滤波器的全数字锁相环的设计实现.这种全数字锁相环采用了N先于M环路滤波器,可以达到滤除噪声干扰的目的.文中讲述了这种全数字锁相环的结构和工作原理,提出了各单元电路的设计和实现方法,并给出了关键部件的VHDL代码,最后用FPGA予以实现.     

基于电荷泵锁相环的有源环路滤波器的设计

环路滤波器是锁相环中的一个关键模块,对宽带高压VCO进行调谐时,常采用有源滤波器。在论述了电荷泵锁相环基本原理的基础上,对有源环路滤波器的结构以及滤波器对锁相环性能的影响进行了分析,推导出有源环路滤波器参数的设计方法。根据课题设计了三阶有源环路滤波器,用ADS工具对锁相环系统性能进行仿真,仿真结果与理论相吻合。实验结果表明,所设计的滤波器满足了课题的要求,验证了本方法的正确性。     

基于自适应环路滤波算法的全数字锁相环设计与分析

环路滤波器是全数字锁相环中重要的模块,对环路的许多性能都有着重要的影响.为了加快锁定时间的同时降低带内噪声,本文提出了一种适用II型全数字锁相环的自适应环路滤波算法.该算法预先选择多组对应带宽由大到小的环路滤波参数.在跟踪过程中,根据环路的状态依次在特定的时刻切换参数,并对因切换导致频率控制字跳变进行补偿.本文首先证明了自适环路滤波器的可行性,然后给出了算法的实现流程,最后采用Verilog-A语言在HSPICE中对上述算法进行了仿真实验.实验结果表明采用本文提出的自适应环路滤波,ADPLL锁定时间仅仅略大于第一组参数对应的锁定时间,而其锁定后的相位噪声与最后一组参数的相同.     

用CPLD设计数字滤波器

数字滤波器是数字信号处理的主要内容，也是数字化接收机的关键部分。常规的数字滤波器主要应用在声像处理等工作速度较低的情况下，要得到较高的工作频率或较宽的带宽就要使用专用集成电路（ASIC），介绍了一种用CPLD器件设计低通滤波器的方法和实例。     

AGC环,PLL环中滤波器电路参数的转换

本文简要介绍了跟踪接收机中频电路中ＡＧＣ环和锁相环两种常用滤波器电路的设计、环路滤波器参数的自动转换及前面板控制。根据几种不同电子开关的特点，对其功能进行灵活运用，使拉收机具有一些新的功能。     

一种数字调相接收系统定时恢复算法

定时恢复是数字接收机同步系统的关键技术。经典数字接收机为防止最佳采样点抽取发生偏移造成接收信号散点图发散,往往通过锁相环控制抽样器以实现最佳采样点的抽取,而在全数字接收机中,最佳采样点是通过对采样信号进行插值计算得到的。全数字相位调制接收机定时恢复环路主要由平方定时相位偏差估计、定时控制单元和牛顿内插滤波器三部分组成。仿真结果充分表明该环路能够很好的实现MPSK、MQAM信号的定时恢复。     

三阶数字锁相环环路参数的设计方法

为实现卫星移动环境下的精密测距、测速,分析了三阶数字锁相环跟踪卫星多普勒频率变化的能力.利用理想二阶锁相环构造了三阶环,对三阶环路的参数设计方法进行了数学推导和仿真研究,分析了三阶环的参数选择的原则,并给出了环路滤波器的数字实现框图.仿真结果表明,利用推导出的参数设计方法所设计的三阶数字环路,能很好地满足设计要求,且稳定性好.     

全数字锁相环的仿真与实现

锁相环是一个闭环反馈控制系统,具有窄带和自动跟踪特性,广泛应用于各种接收机中。随着接收机数字化程度的提高,模拟锁相环路渐渐淡出工程领域,数字锁相环路的小体积,低功耗等特点使数字锁相环成为锁相电路的主流实现方式。本文给出了数字锁相环路的设计方法,并给出了用FPGA的一个实现实例。     

一种新型宽频域全数字锁相环的研究与设计

针对传统锁相环研究中电路结构复杂、鉴相精度不高、锁相范围窄等问题,提出一种新型全数字锁相环。与传统锁相环相比,鉴相模块中的时间数字转换电路能将鉴相误差转换为高精度数字信号,一种双边沿触发的数字环路滤波器取代了传统的数字环路滤波器的电路结构,采用可变模分频器来替换传统的固定模分频器。应用EDA技术完成了系统设计,并采用QuartusⅡ软件进行了系统仿真验证。仿真结果表明:该锁相环锁相范围约为800 Hz~1 MHz,系统锁定时间最快为10个左右输入信号周期,且具有锁相范围大、精度高、电路结构简单和易于集成等特点。