基于Cadence界面的工艺设计包设计方法

详细阐述了基于Cadence界面的工艺设计包(PDK)的框架结构及设计方法;采用该方法,在Cadence界面上设计了一套实用的PDK库siscPDK;用实际的IC单元电路进行了验证,得到了正确的结果,证明了该方法的可行性.     

对射频电感实现PDK参数化和建模的难点处理

本文研究了如何利用参数化设计套件（PDK）实现华润上华0.18微米工艺平台的电感器件,列举了射频电感参数化和建模的难点,以及使用图形技术编辑器（GTE）和SKILL程序解决的主要方法学。文中以研发射频（RF）电感为例,从建立前端模型,到完成后端参数化单元（Pcell）,介绍了在研发电感PDK中出现的主要问题和需要解决的难点,以及实现器件和验证的方法。     

华虹半导体推出0.2微米射频SOI工艺设计工具包

华虹半导体有限公司推出全新的0.2微米射频SOI(绝缘体上硅)工艺设计工具包(Process Design Kit,PDK)。这标志着新的0.2微米射频SOI工艺平台已成功通过验证,并正式投入供客户设计开发使用。工艺设计工具包(PDK)的推出可协助客户快速完成高质量射频器件的设计与流片。华虹半导体的0.2微米SOI工艺平台是专为无线射频前端开关应用优化的工艺解决方案。相比基于砷化镓(Ga As)和蓝宝石(SOS)衬底的射频开关设计,SOI可以使客户在获得优秀性能和扩展能力的     

工艺设计工具包PDK的应用及开发

工艺设计工具包PDK在数模混合信号/射频电路设计中应用广泛。本文简要介绍了PDK的应用,并说明了如何使用Cadence的自动化开发系统PAS去开发PDK。     

一种基于DRAM的新型数字微镜器件设计

为了满足数字光处理系统(DLP)对其核心器件数字微镜器件(DMD)的高性能要求,文中提出了一种基于0.13μm CMOS工艺,采用DRAM存储的新型数字微镜器件。通过对DMD芯片结构、工作原理的分析提出一种新型数字微镜单元电路设计,对电路进行仿真验证并设计电路版图。经测试,该设计基本满足数字微镜器件开关时间、芯片良率、寿命等要求。     

Cadence与SMIC合作，共同面对无线设计挑战

Cadence设计系统公司与中芯国际（SMIC）宣布进行一项新的合作，把Cadence RF Design Methodology Kit（射频设计方法学“锦囊”）投入中国射频IC设计市场。SMIC将开发支持Cadence RF Design Methodology Kit的工艺设计锦囊（PDK），并将于2006年年底在测试芯片中验证此PDK。通过该项合作，中国的无线芯片设计师可获得必要的工具，通过确保硅片性能达到设计意图，来获取更短、更具可预测性的设计周期。作为他们共同努力的一部分，两家公司也将提供应用培训和研讨。     

思源科技与联华电子提供65nm制程设计套件,支持客制芯片设计

<正>电子设计自动化领导厂商思源科技与联华电子于4月17日共同宣布,即日起将提供已通过晶圆专工验证的LakerTM制程设计套件(PDK)予联华电子65nm制程技术使用。这项由双方共同合作发展的PDK,是为了满足双方共     

宏力半导体采用Cadence Virtuoso 6.1 PDK开发系统

Cadence设计系统公司宣布,宏力半导体制造有限公司已经采用Cadence Virtuoso 6.1技术,用于开发与测试工艺设计工具包(PDK)。Cadence Virtuoso 6.1 PDK自动化系统简称为PAS,它有助于PDK的高效创建;而     

混合信号设计工具包

Cadence设计系统公司与中芯国际公司合作,开发出一种兼容最新版Cadence Virtuoso定制设计平台的混合信号参考流程与工艺设计工具包（PDK）。该参考流程与PDK目前已经推出,面向使用混合信号芯片进行SMIC 130nm工艺设计的共同客户。这种混合信号参考流程基于SMIC的130nm混合模式、射频PDK与Cadence Virtuoso和可制造性设计技术。     

信息

安森美半导体推出针对安捷伦科技ADS软件的High-QTMIPD工艺设计套件安森美半导体宣布提供针对公司High-QTM集成无源器件(IPD)工艺的完整从前到后工序工艺设计套件(PDK)。这PDK开发是为了配合安捷伦科技的先进设计系统(ADS)2011电子设计辅助(EDA)软件一起使用,使安森美半导体及安捷伦科技的客户能够充分利用业界最全面射频(RF)及微波设计平台的优势。     

A design method for process design kit based on an SMIC 65 nm process

The frame structure of a process design kit(PDK) is described in detail,and a practical design method for PDK is presented.Based on this method,a useful SMIC 65 nm PDK has been successfully designed and realized, which is applicable to native EDA software of Zeni.The design process and difficulties of PDK are introduced by developing and analyzing these parameterized cell(Pcell) devices(MOS,resistor,etc.).A structured design method was proposed to implement Pcell,which makes thousands upon thousands of s...     

一种频率合成器的建模优化与电路设计

根据数模混合集成电路系统级和行为级快速验证的需求,设计了一种卫星导航系统射频接收机前端的频率合成器。传统行为级模型一般是基于理想环路进行参数提取,误差较大。为此,首先,分别利用MATLAB和Verilog-AMS对频率合成器建立理想行为级模型与非理想行为级模型,并根据行为级模型提取与优化的环路参数,采用SMIC 180 nm CMOS工艺设计仿真电路级频率合成器;其次,建立MATLAB噪声模型,对电路级各个模块的噪声进行拟合,评估频率合成器系统的整体噪声性能。所提出的频率合成器设计方法对电路级设计具有前瞻性的指导,并有助于电路级的设计优化。     

纳米集成电路 Cu CMP工艺模型参数优化

铜化学机械抛光受几何图形特性如线宽、间距和图形密度的影响,芯片和晶圆上铜互连线厚度的不均匀性都会影响电性能和降低良率。本文从物理化学的角度对CMP工艺进行了回顾和分析,针对Cu CMP制造工艺和在MIT提出的（Pattern-Density Step-Height,PDSH）模型基础上,建立与工艺相对应的三步骤工艺模型。为了扑捉工艺与版图结构的相关性,设计了一款65纳米测试芯片并在SMIC完成工艺实验。按照模型参数提取流程,通过芯片测试数据提取模型参数和验证工艺模型。模拟结果与测试结果对比说明二者趋势完全一致,最大偏差小于5 nm。第三方测试数据进一步证明模型参数优化取得很好的结果。精准的Cu CMP工艺模型可以用于做芯片的DFM检查、显示和消除关键热点,从而确保芯片的良率和集成电路量产能力。     

65nm工艺下百万门级芯片的物理设计

随着集成电路工艺的发展,集成电路后端物理设计变得越来越复杂,遇到了很多新的挑战。本文介绍了一款65nm工艺百万门级芯片的物理设计过程,论述了在布局规划、电源网络规划、时钟树设计、信号完整性、可制造性设计等方面的解决方案,提出了设计方法学上的改进,提高了后端物理设计效率和芯片的良率。     

A 10-bit low power SAR A/D converter based on 90 nm CMOS

Traditional and some recently reported low power, high speed and high resolution approaches for SAR A/D converters are discussed. Based on SMIC 65 nm CMOS technology, two typical low power methods reported in previous works are validated by circuit design and simulation. Design challenges and considerations for high speed SAR A/D converters are presented. Moreover, an R-C combination based method is also addressed and a 10-bit SAR A/D converter with this approach is implemented in SMIC 90 nm CMOS process. The DNL and INL are measured to be less than 0.31 LSB and 0.59 LSB respectively. With an input frequency of 420 kHz at 1 MS/s sampling rate, the SFDR and ENOB are measured to be 67.6 dB and 9.46 bits respectively, and the power dissipation is measured to be just 3.17 mW.     

基于多项式基的Camellia算法S盒硬件优化

该文提出一种基于不可约多项式的Camellia算法S盒的代数表达式，并给出了该表达式8种不同的同构形式。然后，结合Camellia算法S盒的特点，基于理论证明给出一种基于多项式基的S盒优化方案，此方法省去了表达式中的部分线性操作。相对于同一种限定门的方案，在中芯国际(SMIC)130 nm工艺库中，该文方案减少了9.12%的电路面积；在SMIC 65 nm工艺库中，该文方案减少了8.31%的电路面积。最后，根据Camellia算法S盒设计中的计算冗余，给出了2类完全等价的有限域的表述形式，此等价形式将对Camellia算法S盒的优化产生积极影响。     

一种基于溢出值的局部拥塞消除技术

随着芯片的集成度越来越高,物理设计布局阶段的拥塞问题越发严重.提出了一种基于溢出值的局部拥塞消除技术,根据溢出值选择出拥塞密度最高的拥塞区域,然后基于模拟退火算法对该区域内的高引脚单元设置合适大小的隔离区域,以缓解局部拥塞.将提出的方法应用于SMIC 180 nm工艺的四万门设计和SMIC 55 nm工艺的七千门设计进...     

一种改进的40 Gb/s以太网循环冗余校验方法及电路设计

针对在40 Gb/s以太网规范中定义的循环冗余校验码(Cyclic Redundancy Code,CRC)计算关键路径过长的问题,提出了一种分块处理的方法来缩短每条关键路径的计算时间,从而满足时序的要求。对电路进行仿真,并使用中芯国际65 nm工艺库进行综合。验证结果表明,提出的分块并行计算方法正确,并且能够提高CRC计算速度,满足时序要求。